DRAM，如何微縮？

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幾十年來，計算架構一直依賴動態隨機存取儲存器 (DRAM)作為主儲存器，為處理單元檢索資料和程式程式碼提供臨時儲存空間。DRAM 技術憑藉其高速執行、高整合度、高性價比和卓越可靠性，在許多電子裝置中得到了廣泛應用。

DRAM 位單元（即儲存一位資訊的元件）具有非常基本的結構。它由一個電容器 (1C) 和一個整合在電容器附近的電晶體 (1T) 組成。電容器的作用是儲存電荷，而電晶體則用於訪問電容器，以便讀取儲存的電荷量或儲存新的電荷。1T-1C 位單元排列成包含字線和位線的陣列，字線連線到電晶體的柵極，柵極控制對電容器的訪問。透過位線感測電容器上儲存的電荷，可以讀取儲存器狀態。

多年來，儲存器社群透過持續的位單元密度擴充套件，推出了後續幾代DRAM 技術。當前的 DRAM 晶片屬於“10nm 級”（表示為 D1x、D1y、D1z、D1α……），其中儲存器單元陣列中活動區域的半間距範圍從 19nm 到 10nm。人工智慧驅動下對效能更佳、容量更大的 DRAM 的需求，正推動研發進入 10nm 以後的時代。這需要電容器、存取電晶體和位單元架構的創新。此類創新的例子包括高縱橫比柱狀電容器、從馬鞍形（基於 FinFET）存取電晶體到垂直柵極架構的轉變，以及從 6F²到4F²單元設計的過渡（F 是給定技術節點的最小特徵尺寸）。

平面1T-1C DRAM晶片內部細節：外圍電路

為了實現 DRAM 晶片的全部功能，除了存取電晶體之外，還需要幾個其他電晶體。這些額外的電晶體發揮著諸如地址譯碼器、感測放大器或輸出緩衝器等功能。它們被稱為DRAM 外圍電晶體，傳統上製造在 DRAM 儲存器陣列區域的旁邊。

圖 1 – DRAM 晶片內部：基於 1T-1C 的 DRAM 儲存器陣列和 DRAM 外圍區域。

DRAM 外圍電晶體可分為三大類。第一類是常規邏輯電晶體：反覆開啟和關閉的數字開關。第二類是感測放大器- 模擬型別的電晶體，可感測兩個位單元之間的電荷差異。微小的正變化被放大為高電壓（代表邏輯 1），微小的負變化被放大為零電壓（代表邏輯 0）。然後，這些邏輯值儲存在稱為行緩衝器的鎖存器結構中。感測放大器通常位於靠近儲存器陣列的位置，佔用 DRAM 晶片的很大一部分割槽域。第三類是行解碼器：將相對較高的偏壓（通常約為 3V）傳遞給儲存器元件以支援寫入操作的電晶體。

為了跟上儲存器陣列節點間改進的步伐， DRAM 外圍裝置也在面積縮減和效能提升方面不斷演進。從長遠來看，我們或許可以設想出更具顛覆性的解決方案，打破傳統的“2D”DRAM 晶片架構。一種方案是將 DRAM 外圍裝置製造在單獨的晶圓上，然後將其與包含儲存器陣列的晶圓鍵合，這借鑑了 3D NAND 中引入的方法。

面向外圍電晶體最佳化的單一、經濟高效且熱穩定的技術平臺

三組外圍電晶體各有其自身的要求。常規邏輯電晶體必須具有良好的短溝道控制、高導通電流(Ion )和低關斷電流(Ioff )。由於這些特性，它們與典型片上系統 (SoC) 中的邏輯電晶體最為相似。它們還需要允許多個閾值電壓(Vth )以滿足不同的設計要求。其他兩類電晶體的特性差異較大，在典型的邏輯 SoC 中並不存在。模擬感測放大器需要良好的放大效能，這得益於低閾值電壓(Vth )。

此外，由於訊號被放大，兩個相鄰感測放大器之間的失配必須儘可能低。因此，理想的感測放大器是一種具有良好模擬功能的可重複性電晶體。最後，行譯碼器是一種數字電晶體，與高階邏輯節點相比，它需要非常厚的柵極氧化層來承受更高的偏壓。這使得電晶體本質上更可靠，但代價是執行速度較慢。

圖2：製造用於DRAM外設應用的電晶體所需的主要步驟。需要特定開發的關鍵模組已用下劃線標出

除了這些特定要求外，所有外圍電晶體都面臨諸多限制。其中一個關鍵問題是熱穩定性。在當前的 DRAM 工藝流程中，DRAM 儲存器陣列位於外圍，外圍電晶體在 DRAM 儲存器元件之前製造。因此，外圍電晶體在儲存電容器、存取電晶體和儲存器後端生產線的製造過程中需要經過多次熱處理。因此，外圍電晶體必須能夠承受長達數小時高達 550°C-600°C 的“DRAM 儲存器退火”溫度。

其次，必須保持 DRAM 晶片的成本效益，從而推動整合選擇朝著比邏輯流程通常使用的更簡單的工藝解決方案的方向發展。為了降低成本，儲存器行業也傾向於為各種外圍電晶體採用單一技術平臺，儘管它們的需求各不相同。此外，對低漏電和低功耗的要求也更為嚴格，這有利於多種 DRAM 用例，尤其是移動用例。

所有這些規範的組合使得直接複製標準邏輯工藝流程變得不可能。它需要最佳化特定的模組，包括電晶體的柵極堆疊、源極/漏極結和源極/漏極金屬接觸。

最先進的 DRAM 外圍裝置：從基於 SiON 的柵極堆疊到高 k/金屬柵極

直到 2018 年，DRAM 外圍電晶體主要採用平面邏輯 MOSFET 技術製造，其柵極為多晶矽/二氧化矽 (poly-Si/SiO² )或多晶矽/矽氧化物 (poly-Si/SiON) 柵極。為了維持 DRAM 的每位元成本趨勢線，這些技術不如用於高效能邏輯的電晶體先進。然而，為了跟上後續 DRAM 儲存器效能提升的步伐，外圍技術必須得到改進。最明顯的候選方案是轉向採用高 k/金屬柵極堆疊的平面電晶體架構——早在 2007 年，邏輯技術的量產就已發生轉變。

自2007年左右以來，imec與其合作伙伴積極探索與DRAM相容的高k/金屬柵極電晶體，並向儲存器行業提出了多種材料和整合方案。如今，幾乎所有內建DRAM儲存器的裝置都採用了帶有高k/金屬柵極的平面外圍電晶體技術，imec已在該技術上領先超過15年。以下是對一些擬議的材料、模組和整合方案的概述，這些方案的製造複雜性和效能水平各不相同[。

一、高k/金屬柵極整合：熱穩定的先柵極和後柵極整合流程

imec演示的可能早期推廣的解決方案之一是基於“先柵極”整合方法，即在高溫源漏結活化退火之前沉積金屬柵極。nMOS 和 pMOS 的柵極堆疊可以透過使用不同的功函式金屬和層厚度（例如，n 型採用 TiN/Mg/TiN，p 型採用 TiN）分別進行最佳化。

關鍵引數之一是獲得一個有效功函式，該功函式對於 nMOS 來說足夠低，對於 pMOS 來說足夠高，以確保良好的 I on / I off比。研究人員透過摻雜柵極堆疊（p 和 nMOS 採用不同的摻雜劑）實現了這一目標，這使得閾值電壓得以改變。摻雜材料的選擇及其整合也為改善柵極堆疊的熱穩定性和實現 DRAM 晶片所需的不同 V th提供了途徑。此外，透過採用比面向邏輯的解決方案更厚的柵極堆疊，滿足了 DRAM 對低柵極漏電的特定要求。

圖 3 – 平面高 k/金屬柵極外圍電晶體的先柵極整合方法中關鍵製造步驟草圖

imec還成功演示了一種熱效能改進的後柵極整合方法，也稱為替代金屬柵極 (RMG) 流程。在後柵極流程中，會沉積一個覆蓋多晶矽的虛擬柵極，並使其保持原位，直至進行結啟用退火。之後，再用目標金屬柵極替換虛擬多晶矽。

二、最佳化源極/漏極結

源極/漏極結對於確保MOSFET電晶體的功能至關重要。它們是透過在源極/漏極區域建立摻雜梯度而形成的。隨著導電溝道長度的不斷縮短，超淺結對於確保溝道良好的靜電控制至關重要。然而，對於外圍電晶體， DRAM儲存器退火過程中的熱處理會引發不必要的摻雜擴散，需要更復雜的工藝流程來維持摻雜梯度。這個問題可以透過改變結注入方案來解決，例如使用預非晶化注入和結共注入。Imec展示了幾組最佳化的結，適用於各種閾值電壓目標。

三、熱穩定的矽化物工藝

所有電晶體面臨的一個普遍挑戰是儘可能降低源極/漏極接觸電阻。源極/漏極接觸的形成是透過將金屬與源極/漏極區域接觸，在介面處形成肖特基勢壘。為了確保低電阻，通常採用兩種技術：(1) 對源極/漏極區域進行重摻雜；(2) 對源極/漏極區域進行完全矽化——矽化物是透過接觸金屬與摻雜的矽發生反應形成的。然而，傳統上用於邏輯器件的 Ni(Pt) 矽化物無法承受與 DRAM 相關的退火溫度。Imec 提出了一種基於 NiPt 的熱穩定矽化物模組，該模組具有低接觸電阻，透過實施額外的注入和退火步驟來穩定矽化物。

下一代：基於熱穩定 FinFET 的外圍平臺，可提高功率、效能和麵積

汽車、人工智慧和機器學習等應用對 DRAM 儲存器的要求越來越嚴格，從而推動了對更快、更可靠、更節能的外圍電晶體的需求。一種選擇是追溯“邏輯”的路徑，從平面高 k/金屬柵極電晶體轉向 FinFET。早在 2011 年，在研發工作清楚展示了鰭狀導電通道電晶體的卓越效能後，邏輯路線圖就進行了這一轉變：改進的 I on /I off、更好的短通道控制、在減小的佔用空間下更高的驅動電流（由於通道的有效寬度更大）和更低的功耗——同時控制成本。最重要的是，使用高層鰭片可以減少閾值電壓失配，這對 DRAM 感測放大器尤其有利。

與平面版本一樣，DRAM 的特定要求不允許照搬為常規邏輯開發的 FinFET 工藝流程。為此，imec 開發了一個基於 FinFET 的熱穩定外圍技術平臺，並集成了針對 DRAM 最佳化的模組。業界已向其下一代 DRAM 產品提出了多種具有不同效能成本權衡的方案。

一、熱穩定的先柵極和後柵極 FinFET 整合流程

2021 年，imec 報告了首次實驗演示了一種用於 FinFET 的熱穩健整合流程，該流程使用最佳化的先柵極方法實現高 k/金屬柵極堆疊。與傳統的先柵極方法相比，改進的流程為 n 型和 pMOS 實現了具有相同厚度和相同功函式金屬的柵極堆疊。然後將所謂的 V th移位器材料擴散到高 k 電介質中，以調整 n 型和 pMOS 器件的有效功函式。這種改進的先柵極方法降低了柵極不對稱性並提高了流程的熱穩定性。透過使用此流程，研究人員展示了相對於平面高 k/金屬柵極對應物改進的 I on /I off和短溝道控制。這些指標在DRAM 專用退火後沒有下降。還開發了具有更高鰭片（高達 80 奈米）的工藝，並改善了閾值電壓失配和麵積增益。

圖 4 – 高 k/金屬柵極鰭片製造示例。圖中顯示了 40nm、65nm 和 ~80nm 高鰭片的 TEM 橫截面

先柵極整合方法的一個缺點是閾值電壓相對較高，這源於結啟用期間高溫退火對柵極堆疊的影響。這個問題可以通過後柵極（或RMG）整合方法來解決，但這種方法需要額外的工藝步驟。在2022年的IEDM上，imec展示了一種熱穩定的FinFET後柵極工藝流程。

圖 5 – 針對熱穩定 FinFET 提出的後柵極工藝流程選擇相關工藝步驟

最佳化的熱穩定後柵極 FinFET 流程，採用 Mo 基功函式金屬用於 pMOS

後柵極流程的典型特徵是 nMOS 和 pMOS 器件使用不同的功函式金屬。在 2024 年的 VLSI 大會上，imec 展示了在 pMOS 中使用新型 Mo 基功函式金屬（而非傳統的 TiN 基方法）所帶來的效能優勢。新的柵極堆疊模組已成功整合到後柵極 FinFET 流程中，並被證明具有熱穩定性。集成了 Mo 基 p 功函式金屬的 DRAM 相容流程為 pMOS 器件提供了足夠低的 Ioff電流和低閾值電壓 (0.12V)。FinFET 還以熱穩定的平面高 k/金屬柵極為參考進行了基準測試，結果表明，在相同的 Si 佔用空間下，Ion （在目標 Ioff 時）高出三倍。這些結果使熱穩定的後柵極 FinFET 流程成為10nm 以下 DRAM 外圍邏輯的寶貴候選方案。

圖 6 – (左和中) 環形振盪器上鰭片的 STEM 影像和 (右) 柵極上的元素對映 (EDS)，顯示了 Mo 基 p 功函式金屬堆疊的 CMOS 圖案化和良好的共形性

熱穩定的鈮基金屬觸點，接觸電阻低

在早期基於平面高k/金屬柵極的外圍電晶體研究中，imec的研究人員透過改善摻雜分佈和新增預非晶化注入來降低源漏接觸電阻。在2024年的IEDM上，imec引入了一種不同的方法：用Nb取代pMOS器件的傳統Ti接觸金屬。首次展示了基於Nb的接觸模組的熱穩定性。此外，當整合到後柵極FinFET平臺時，還觀察到了卓越的效能：創紀錄的低接觸電阻、更低的總寄生電阻以及更高的Ion。