這將是未來的晶片？

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IEEE IEDM 會議由 IEEE 電子器件學會主辦，是全球規模最大、最具影響力的論壇，旨在展示電晶體及相關微納電子器件領域的突破性進展。

在第 70 屆 IEEE IEDM 會議上，他們以“塑造未來的半導體技術”分享了晶片的未來技術。我們摘錄如下，以饗讀者。

先進的邏輯技術

基於奈米片的電晶體以及由奈米片構建的3D互補場效應電晶體 (CFET) 是延續摩爾定律微縮的關鍵，因為現有的FinFET架構正在達到其效能極限。奈米片是一種環柵 (GAA) 電晶體架構，其中矽堆疊的溝道完全被柵極包圍。它們比FinFET具有更好的靜電控制、相對較高的驅動電流和可變的寬度。而CFET是高度整合的3D設計，其中n-FET和p-FET奈米片相互堆疊。這些堆疊器件可以單片構建（在同一晶圓上），也可以順序構建（在單獨的晶圓上構建，然後進行轉移和整合）。

堆疊器件本質上使電晶體密度翻倍，而無需增加器件尺寸，從而實現更強大的功能，並提高功率效率和效能。在 IEDM 2024 上，多篇論文推動了以下領域的最前沿研究：

一、臺積電全新業界領先的 2 奈米 CMOS 邏輯平臺

臺積電研究人員釋出了全球最先進的邏輯技術。這是該公司即將推出的 2 奈米 CMOS（即 N2）平臺，旨在實現人工智慧、移動和高效能計算 (HPC) 應用的節能計算。與目前量產的最先進的邏輯技術——臺積電自主研發的 3 奈米 CMOS（N3）平臺（於 2022 年底推出）相比，該平臺在晶片密度增加 1.15 倍以上的情況下，速度提升 15%（功耗降低 30%）。

全新 N2 平臺採用 GAA 奈米片電晶體；中/後端線路互連，以及迄今為止密度最高的 SRAM 宏（約 38Mb/mm²）；以及一個整體的、系統技術協同最佳化 (STCO) 架構，可提供出色的設計靈活性。該架構包括可擴充套件的銅基重分佈層和平坦鈍化層（用於實現更佳效能、強大的 CPI 和無縫 3D 整合）；以及矽通孔 (TSV)（用於透過 F2F/F2B 堆疊傳輸電源/訊號）。研究人員表示，N2 平臺目前處於風險生產階段，計劃於 2025 年下半年實現量產。

N2P（較之N2 速度提升 5%）的目標是 2025 年完成認證，並於 2026 年實現量產。

圖1a

圖 1a 顯示，全新 N2 高密度單元在 Vdd 範圍內比 N3E FinFlex 2-1 鰭片單元速度功耗比提升 14~15%；在較高電壓下功耗降低 35%；在較低電壓下功耗降低 24%。圖 1b 為橫截面圖，顯示 N2 平臺的銅重分佈層 (RDL) 和鈍化層可與 3D 技術無縫整合。

圖1b

二、英特爾的超大規模電晶體

英特爾研究人員證明，矽可以持續支援未來技術節點所需的超大規模柵極長度微縮。他們描述瞭如何構建柵極長度為 6 奈米、接觸式多晶矽間距（CPP，相鄰電晶體柵極之間的間距）為 45 奈米的 RibbonFET CMOS 電晶體（英特爾版本的奈米片），且電子遷移率（電子在材料中的移動速度）不會降低。研究人員證明，電子遷移率在矽厚度（Tsi）低於 3 奈米之前不會下降，低於該厚度時，由於表面粗糙度引起的電子散射就會成為問題。他們將描述如何透過巧妙的功函式工程，在低於 4 奈米的 Tsi 下實現極低的閾值電壓。這項研究表明，

3nm 是 RibbonFET 的實際縮放極限。

圖 2a 展示了漏極誘導勢壘降低 (DIBL) 與矽厚度 (Tsi) 的關係。如圖所示，在 LG=18nm 處，隨著 Tsi 從 10nm 縮小到 1.5nm，DIBL 降低；然而，DIBL 降低在 Tsi <4nm 時達到飽和，低於該溫度時增益非常小。而在相同的 Tsi 下，PMOS DIBL 相對於 NMOS DIBL 有所升高。圖中還展示了 INR 電晶體的 TEM 顯微照片，其 Tsi 值低至 1.5nm。

圖2a

圖 2b 為 (a) INR 載體上已完成的 6nm RibbonFET 器件的 TEM 顯微照片和 EDX 掃描圖，顯示子鰭片斷開；(b – d) 為 1NR 載體上奈米柵極長度下 Tsi 分別為 5.5nm、3.1nm 和 1.7nm 的高解析度橫截面 TEM 照片。

圖2b

三、臺積電48奈米柵極間距全功能單片CFET反相器

在2023年的IEDM大會上，臺積電研究人員展示了一種實用的單片CFET架構方法，用於邏輯技術微縮。2024年，在此基礎上，他們描述瞭如何構建業界領先的48奈米柵極間距的首個全功能先進CFET反相器。該反相器（邏輯電路的構建模組）由堆疊的n-FET-on-p-FET奈米片電晶體構成，現在採用背面接觸和互連技術，以提升效能和設計靈活性。他們構建的器件表現出高達1.2V的均衡電壓傳輸特性，並且n型和p型器件均具有74-76mV/V的良好亞閾值斜率。研究人員表示，此次成功演示的全功能CFET反相器標誌著CFET技術進步的重要里程碑，為未來邏輯技術的微縮以及功耗、效能、面積和成本（PPAC）屬性的提升鋪平了道路。

圖 3a 顯示，該反相器的共漏極由垂直漏極區域性互連實現。PMOS 電源透過背面金屬化漏極 (BMD：backside metallized drain ) 和背面通孔 (BVD：backside via) 傳輸，而背面柵極通孔 (BVG：backside gate via ) 則為訊號連線提供了更大的靈活性（右圖）。這些特性對於充分發揮 CFET 架構的功耗、效能和麵積 (PPA) 優勢至關重要。

圖3a

圖 3b 中的中間影像是單片 CFET 互連架構的 TEM 橫截面圖。頂部影像詳細展示了單片 CFET 觸點和區域性互連，其中顯示了垂直金屬化漏極區域性互連 (vMDLI：vertical metallized drain local interconnect)；正面工藝的 MD 和 VD，以及背面工藝的 BMD 和 BVD。底部影像重點介紹了 BVG 的實現。

圖3b

圖 3c 是單片 CFET 反相器在 VDD = 1.2 V 時測得的電壓傳輸特性圖。

圖3C

其他論文描述了超越矽基CMOS技術的邏輯器件的更具探索性的研究：

四、定向碳奈米管陣列創下效能紀錄

奈米片的微縮目前是透過減薄矽溝道來實現的，但人們仍在努力尋找使用已經超薄的材料替代矽的實用方法。高密度定向碳奈米管 (A-CNT：high-density aligned carbon nanotubes)、二維材料和非晶氧化物半導體 (AOS：amorphous oxide semiconductors) 等超薄溝道材料的最新進展，為繼續延伸摩爾定律提供了潛力。A-CNT 陣列憑藉其薄體、高遷移率、注入速度以及與本徵CMOS的相容性，展現出顯著的效能優勢和整合潛力。然而，實現高質量的柵極介面以最佳化其效能一直是一項挑戰。

北京大學領導的研究團隊採用高密度A-CNT陣列，構建了100奈米柵長MOSFET，其飽和通態電流（Ion）為2.45mA/μm，峰值跨導（gm）為3.7mS/μm，gm/Ion比值大於1.5。這創下了超薄溝道電晶體的新紀錄，甚至超過了矽平面場效應電晶體（FET）的最大跨導。該團隊還構建了50奈米柵長A-CNT MOSFET，其非本徵截止頻率達到302GHz，遠遠超過了矽MOSFET。這一效能的關鍵在於改進的柵堆疊質量，從而顯著降低了介面態密度。研究人員表示，透過進一步最佳化柵極堆疊，採用具有完全鈍化介面的高 k 電介質，並使用經過設計的漏極結構，可以獲得額外的效能提升。

圖 4a 顯示了各類新興場效應電晶體 (FET) 的效能基準；

圖4a

4b 顯示了 A-CNT 器件的工藝流程；

圖4b

4c 顯示了 LG = 100nm 的 A-CNT FET 的典型器件結構；

圖4c

4d 是本研究中使用的高密度 A-CNT 陣列的電子顯微鏡影像，該陣列的密度約為 400 個 CNT/μm，呈單層結構。

圖4d

利用釕 (Ru) 源漏 (S/D) 接觸，他們在柵極長度約為 30nm 的 WSe2 PMOS 器件中實現了創紀錄的亞閾值斜率 (156mV/dec) 和漏極電流 (Idmax = 132μA/μm)。研究人員表示，這些結果不僅凸顯了二維 TMD 在下一代電子產品中的應用潛力，也凸顯了持續研究以應對剩餘科學和技術挑戰的迫切需要。

圖 5 中的影像是記錄的 GAA NMOS 器件柵極的 TEM 表徵圖，顯示了一個健康、共形的 GAA 架構，具有 43nm 寬的單層 MoS2 溝道和共形的 HfO2，厚度約為 4.0nm。

圖5

儲存器

一、新型 4F2 DRAM

DRAM 是電子系統中的主力儲存器，但對傳統矽 6F2 DRAM 儲存單元的極小特徵進行圖案化以及抑制來自鄰近單元的“row hammer”電干擾是重大挑戰。為了克服這些問題，業界一直在積極開發採用不同材料製成的更高密度的 4F2 DRAM 設計。

由 Kioxia 領導的團隊描述了一種新型 4F2 DRAM，它包含 GAA IGZO（銦鎵鋅氧化物）垂直溝道電晶體和一種新的整合方案，其中熱敏電晶體被放置在高縱橫比電容器的頂部而不是底部，以減少來自下方 BEOL 工藝的熱影響。由於有源區不與相鄰單元共享，垂直架構還能完全抑制row hammer干擾。InGaZnO VCT 實現了超過 15μA/單元的導通電流和 1aA/單元的關斷電流。研究人員透過成功構建 275Mbit 陣列來演示該技術，展現了其在未來高密度、低功耗 DRAM 技術中的潛力。

圖 6a 是氧化物半導體溝道電晶體 DRAM 的示意圖。InGaZnO VCT 整合在電容器陣列上，這與矽基 4F2 DRAM 器件的架構方案不同。

圖6a

6b 是 InGaZnO VCT 測試結構的橫截面 TEM 影像，右側描述了 DRAM 應用所需的關鍵技術。柵極氧化物和 InGaZnO 是在直徑 26 奈米的垂直孔中形成的。

圖6b

6c 是橫截面 TEM，顯示了高縱橫比電容器上的 InGaZnO VCT。

圖6c

二、提升IGZO TFT未來DRAM的可靠性

自2004年以來，基於IGZO的薄膜電晶體（TFT）因其低漏電流而越來越受到DRAM器件和非揮發性DRAM替代品的青睞。然而，IGZO TFT的電氣特性（例如閾值電壓）會隨著器件的使用壽命而發生變化，尤其是在高溫下。充分了解這些變化對於構建具有可接受可靠性水平的未來儲存器技術至關重要。

IMEC的研究人員報告了他們對IGZO TFT閾值電壓不穩定性進行的廣泛研究的結果。這些研究表明，這種不穩定性在很大程度上取決於器件架構、溝道沉積、IGZO化學計量和相位以及器件工作時使用的波形等因素。研究人員確定了兩種緩解閾值電壓變化的潛在解決方案：使用貧銦薄膜（In~5%）以及將工作波形的佔空比限制在25%以下。他們表示，這些方法是未來DRAM技術發展的關鍵推動因素。

圖7a

圖 7 中的影像是示意圖，顯示了他們研究的 (a) 底柵和 (b) 頂柵器件的一般結構。

圖7b

三、邁向基於 HZO 的儲存器

隨著電子系統日益複雜，業界正在尋找一種具有快速訪問時間、高耐久性和良好資料保留效能的非易失性儲存器。由鐵電 (FE) 材料製成的柵極堆疊是一個活躍的研究領域。（FE 材料的極化可以透過施加電場來逆轉；極化狀態代表“0”和“1”值，而“0”和“1”是數字資料的基礎。）特別是鋯酸鉿 (HZO)，由於其與 CMOS 工藝的相容性和易於微縮，正在受到深入研究。然而，均勻性和可靠性問題，例如耐久迴圈過程中的疲勞，仍然是其應用的障礙。來自中國臺灣National Taiwan University的研究人員將介紹解決這些問題方面取得的進展。

他們構建了具有β-W電極的金屬-鐵電-金屬 (MFM：metal-ferroelectric-metal) 電容器，該電容器與 HZO 表現出較低的晶格失配度 (2.9%)，並在創紀錄的高擊穿電場下展現出無疲勞耐久性。他們的工作為基於 HZO 的更高效能器件開闢了道路。

圖8是底部β-W/HZO/頂部β-W MFM電容器的TEM影像（左）和HAADF影像（右）。TEM影像顯示了金屬-鐵電-金屬結構，HAADF影像顯示了鐵電HZO層中的超晶格結構。

圖8

記憶體計算

一、高密度、快速且節能的 3D 記憶體計算晶片

隨著 AI 模型規模和複雜性的不斷增長，傳統架構中需要在計算單元和記憶體單元之間移動資料，這極大地影響了效能和能效。這種根本性的“記憶體壁壘”可以透過記憶體計算 (CIM) 方法緩解，該方法在記憶體內部或靠近記憶體的位置處理資料。但要開發高能效的 CIM 晶片，記憶體和邏輯的 3D 整合至關重要。

清華大學的研究人員介紹了他們構建的首款基於金屬氧化物CFET的3D整合晶片，該晶片可用於儲存器浸入式（memory-immersed）邏輯應用。該3D單片整合晶片包含：1）一層前端Si-CMOS邏輯電路；2）一層電阻式隨機存取儲存器（RRAM）；以及3）一層基於氧化物半導體的CFET層，其中包含一個IGZO n-MOS電晶體和一個TeOx p-MOS電晶體。這三層結構針對儲存器中的矩陣向量乘法以及儲存器浸入式邏輯的資料移動進行了嚴格的最佳化，與二維CIM電路相比，面積、延遲和能耗分別顯著降低了55.1%、24.8%和44.9%。

圖 9 (a) 顯示了製造工藝流程；9 (b) 顯示了晶片架構，由三個功能層組成：Si CMOS 邏輯層、基於 RRAM 的模擬 CIM 層和基於 OS-CFET 的儲存器浸沒邏輯層 (CMIL)，後者集成了超低洩漏 IG ZO-NFET、基於 CFET 的反相器和邏輯閘；9 (c) 是該晶片的橫截面 TEM 影像。

圖9

二、具有超高記憶體計算效率的 3D FeNAND

包含高達數萬億個引數的 AI 模型需要大量記憶體資源來處理海量資料。節能的模擬記憶體計算 (CIM) 裝置（例如 3D 垂直 NAND 架構）正在成為潛在的解決方案，因為它們能夠提供：與 2D 陣列相比，3D FeNAND 陣列將模擬 CIM 密度提高了 4,000 倍，並展示了穩定的乘法累加 (MAC) 運算，準確率高達 87.8%，計算效率比 2D 陣列高出 1,000 倍。

這項工作提供了一種有效的方法，可以在邊緣計算應用的模擬 CIM 晶片中實現超大規模 AI 模型的處理，其中速度和低功耗執行是關鍵要求，而不是極高的精度。

圖10

圖 10 對比了模擬 CIM 應用中的 2D 和 3D 陣列。圖 11 是 3D FeNAND 的 TEM 分析圖，其中顯示：(a) 器件俯檢視；(b) 低倍放大的橫截面圖；(c) 高倍放大的橫截面圖；以及 (d) 3D FeNAND 陣列中 FeFET 單元的示意圖。

圖11

高頻和功率器件的進步

一、工程化襯底助力提升射頻和功率效能

先進的工程化襯底能夠降低訊號損耗，實現更佳的訊號線性度，並支援採用背面襯底工藝的先進整合方案，從而提升射頻和功率電子應用的效能。英特爾研究人員報告了業界首款高效能縮放增強型 GaN MOSHEMT 電晶體，該電晶體是在 300 毫米 GaN-on-TRSOI（“trap-rich” SOI）襯底上製造的。（MOSHEMT 器件兼具矽 MOSFET 和 III-V 族半導體的優點。）

為了展示該技術的多功能性，他們在 300 毫米 GaN-on-TRSOI 晶圓上構建了各種 GaN MOSHEMT 器件，包括帶/不帶柵極/源場板的器件，以及整合多個堆疊柵極的器件。一個 30 奈米柵極源場板 GaN MOSHEMT 射頻電晶體，其柵-漏極間距為 400 奈米，源場板長度為 100 奈米，可驅動超過 1mA/μm 的大電流，並可處理高達 12V 的漏極電壓擺幅。

GaN MOSHEMT 技術的射頻小訊號效能非常出色，表現出較高的截止頻率（fT = 190GHz 和 fMAX = 532GHz），使 6G 無線通訊更接近現實。

圖 12 是在 300 毫米 GaN-on-TRSOI 晶圓上製造的源場板增強型高 k 柵介質 GaN MOSHEMT 電晶體架構示意圖。場板（field-plate）的亞微米 (LSFP=100nm) 特徵尺寸使其產生的寄生電容可忽略不計。其緊密貼合（約 50nm）且靠近二維電子氣 (2DEG) 的位置使其能夠實現有效的漏場控制。（2DEC 是指將電子限制在異質結介面附近薄區域的系統。）如今，這種精度只有在 300 毫米晶圓廠才能實現。

圖12

二、首款超寬頻隙功率器件可在 250℃ 下工作

中壓 (1-35kV) 電力電子器件在電網/可再生能源應用中無處不在，但更高電壓的器件可以顯著減少器件數量、簡化電路、縮小系統尺寸並提高系統可靠性。目前，商用高壓器件主要以矽基 IGBT 和 SiC 基 MOSFET 為主，但由超寬頻隙 (UWBG) 材料製成的器件目前正在被廣泛研究，用於高壓和惡劣環境應用，因為它們價格低廉、易於製造大尺寸晶圓，並且具有寬頻隙和高臨界電場。Ga2O3 就是一個例子。

弗吉尼亞理工大學領導的研究團隊將介紹他們如何構建橫向Ga2O3結柵場效應電晶體（JFET），該電晶體採用高p摻雜NiO實現增強模式工作，並採用混合漏極結構進行電場管理，其擊穿電壓超過10kV，且針對厚溝道和薄溝道設計，其導通電阻分別為92Ω和703mΩ·cm2。這些器件不僅展現了所有大於3kV的超寬頻隙電晶體中最佳的品質因數（FOM），而且還展現了除Si和SiC器件外所有高壓電晶體的首次250℃工作和3kV可靠性資料。這項工作將指導未來高壓高溫應用器件的開發。

圖 13 是 Ga2O3 JFET 的 3D 示意圖。SU-8 鈍化層被部分移除，以顯示內部結構。底部為橫截面圖，用於說明關鍵幾何引數和電荷平衡 (CB) 條件。

圖13

圖 14 是 Ga2O3 JFET 與其他 BV >2kV 的先進 UWBG 功率電晶體的效能基準圖（RON、SP 與 BV 的關係）。

圖14

感測與成像領域的進展

一、僅需一個感測器即可測量壓力、氣體和溫度

由首爾國立大學研究人員領導的團隊介紹了他們開發的一款智慧多模裝置，該裝置將氣體、氣壓和溫度感測與基於記憶體計算的節能處理功能整合在一個緊湊的單一基板上。透過利用記憶體計算電容二值化神經網路，該感測器即使在各種條件下也能持續提供高精度氣體檢測，準確率高達 97.8%。它還能提供高線性度和高靈敏度的氣壓讀數，並在實際環境中提供強大的氣體識別能力，在精準環境監測和安全應用方面具有巨大潛力。

圖 15 是氣壓感測系統的 SEM 影像

圖15

二、融合彩色成像和測距資訊

近年來，測距（即距離）影像感測器的應用與傳統彩色 (RGB) 影像感測器一同擴充套件。例如，許多智慧手機都配備了這兩種感測器。它們支援 3D 成像和散景效果控制（營造賞心悅目、富有美感、特意模糊的背景）。預計此類應用將進一步發展。目前，RGB 影像和測距資訊通常使用單獨的感測器採集。這會導致遮擋等問題，即由於視差（即兩個感測器並非在平行視線上觀測物體）導致部分影像被遮擋。兩個感測器還會佔用較大的空間，這對移動裝置來說是一個劣勢。

索尼研究人員描述了一種在單個晶片上同時獲取RGB影像和測距資訊的方法，並且兩者之間互不干擾。他們將RGB畫素（由吸收可見光的全色有機光電導薄膜製成）堆疊到近紅外（NIR）間接飛行時間（iToF）矽畫素上。RGB畫素採用1.0μm拜耳畫素（彩色濾光片），測距畫素採用4.0μm畫素。有機光電導薄膜的設計旨在抑制NIR波長與RGB畫素的混合，而透明線和RGB濾光片則抑制了iToF畫素的混色，從而確保了高量子效率。該感測器在可見光和NIR光條件下均能同時、無視差地獲取高解析度RGB和測距資訊，並具有良好的色彩還原。

圖16

圖 16 是建議的 RGB 畫素堆疊在 iToF 畫素上的示意圖。

圖 17 中的兩幅影像由彩色影像感測器使用 RGB 畫素堆疊在 iToF 畫素上捕獲。左側是 RGB 影像，右側是深度影像。

圖17

三、推動超聲波感測與成像技術發展

得益於半導體制造技術的進步，電容式微機械超聲波換能器 (CMUT：capacitive

micromachined ultrasonic transducers)（既能發射超聲波，又能接收超聲波）已在市場上出現。然而，挑戰依然存在，包括：1）需要更好地將 MEMS 結構與 CMOS 器件整合；2）發射器 (TX，需要較大的換能器間隙以提高發射效率) 和接收器 (RX，需要較小的間隙以提高接收靈敏度) 之間的權衡。由臺灣清華大學領導的研究人員將介紹他們構建的創新型 CMOS-MEMS CMUT 陣列。該陣列在標準 CMOS 平臺上具有雙換能間隙（180nm 和 400nm）。該設計優先考慮在低直流偏置電壓下實現卓越的收發效率。

實驗結果表明，在水聲實驗中，該設計具有較高的機電耦合強度，以及16.7kPa/V/mm²的卓越超聲發射效率和57mV/kPa的接收靈敏度。這些發現以及其他研究結果共同凸顯了雙間隙CMOS上CMUT技術在超聲應用方面的潛力。

圖18

圖 18 為擬議的 CMUT 晶片及其所含材料的橫截面示意圖。圖 19 中的影像為雙間隙 CMUT 器件的攝影影像、顯微鏡影像和聚焦離子束 (FIB) 切割影像。

圖19

值得關注的多元化主題論文

一、加速半導體研發生產力

人們對僅選擇器儲存器 (SOM：selector-only-memory) 技術的興趣日益濃厚，因為它有望將類似 DRAM 的讀/寫速度與非易失性操作相結合。SOM 建立在交叉點儲存器（crosspoint memory）架構的基礎上，其中儲存單元不是由電晶體和電容器構成，而是由相互交叉的堆疊電極陣列構成。數字“1”和“0”位是透過改變電極之間非晶態硫族化物電介質材料的電阻來產生的。選擇器是用於選擇所需儲存單元的元件。近年來，人們意識到，基於硫族化物的選擇器（即雙向閾值開關器件，OTS）不僅可以用作選擇器，本身還可以用作儲存單元。

迄今為止，用於SOM應用的非晶態硫族化物材料僅限於Ge、As和Se硫族化物。但還有其他硫族化物，因此大約有4000種硫族化物組合，有望實現更密集、更快、更可靠和更節能的器件。

透過構建實驗器件來尋找最佳候選材料需要大量的時間和成本。因此，三星研究人員進行了廣泛的“從頭開始”（ab initio）計算機建模，以瞭解各種材料組合的潛力。透過研究閾值電壓漂移和儲存視窗漂移（器件“開”和“關”狀態之間的電壓差），同時最佳化選擇器和儲存器特性，他們確定了關鍵的篩選引數。他們的建模考慮了鍵合特性、熱穩定性、電效能和器件可靠性。這種系統性方法使他們能夠從所研究的3,888種可能性中，確定出18種有希望用於物理實驗的候選材料。預計該方法將在未來用於尋找其他器件應用的候選材料。

圖 20 展示了用於識別適用於 SOM 應用的非晶硫屬化物材料的四階段篩選過程。研究了鍵合特性、熱穩定性、電效能和器件可靠性。

圖20

二、使用人工智慧驅動的模擬來理解從原子到電路的熱量

熱量是電子裝置和電路的敵人，因為它會降低可靠性和效能。電晶體的不斷縮小和二維/三維整合帶來了更高的功率密度和工作溫度，而日益複雜的電路佈局和奈米級特徵使得溫度難以測量、管理和預測。我們需要新的建模方法來準確、高效地模擬從單個奈米級電晶體到系統級的溫度。DeepSim, Inc. 領導的團隊介紹了他們如何利用人工智慧建模和 GPU 計算能力克服現有模擬方法的侷限性，從而開發出首個人工智慧加速的多尺度原子到電路熱模擬流程。

他們表示，這將使 IC 設計人員能夠準確地模擬其設計中的溫度，並有可能克服 2D/3D IC 中新出現的熱挑戰。首先，他們描述了一種純粹基於從頭算原子材料建模的“原子到電晶體”方法，以及如何利用該方法預測英特爾 16 位 FinFET 的溫度分佈。然後，他們討論了另一種“電晶體到電路”方法，該方法能夠在不到 10 分鐘的時間內，從 FinFET 熱模型構建到對活動 RISC-V 核心進行全面詳細的奈米級解析度溫度預測。這是現有的非人工智慧工具無法比擬的結果。

圖 21 中的一系列影像展示了使用 DeepSim 的 Mariana 求解器對約 1×1 cm2 晶片上 RISC-V 核心進行穩態溫度模擬的結果。RISC-V 核心外部的晶片採用粗節點和功率密度。對於 550×600μm 的 RSIC-V 核心，完整的標準單元細節被模擬至單個電晶體，如放大圖所示。

在高細節級別下，該模擬可在配備 RTX 4090 GPU 的單臺臺式計算機上，在不到 10 分鐘的時間內同時計算從晶片到單個電晶體和互連的溫度。需要注意的是，為了獲得精確的奈米級溫度，需要使用電晶體的奈米級功耗曲線和熱特性。這代表了人工智慧加速的原子到電路熱模擬流程的最終輸出。