動態隨機存取儲存器 (DRAM)是傳統計算架構中的主儲存器，其位單元在概念上非常簡單。它由一個電容器 (1C) 和一個矽基電晶體 (1T)組成。電容器的作用是儲存電荷，而電晶體則用於訪問電容器，以讀取儲存的電荷量或儲存新電荷。

多年來，位單元密度的擴充套件使業界得以推出後續幾代 DRAM 技術，並應對日益增長的 DRAM 需求。但自 2015 年左右以來，DRAM 記憶體技術一直難以跟上處理器邏輯部分效能改進的步伐：擴充套件、成本和功率效率問題構成了不斷上升的“記憶體牆”的組成部分。大電容限制了 1T1C 位單元的可擴充套件性和 3D 整合，而這是邁向高密度 DRAM 的最終途徑。此外，隨著存取電晶體變得越來越小，它為電容電荷的流失提供了越來越大的漏電路徑。這會降低資料保留時間，並需要更頻繁地重新整理 DRAM 單元——從而影響功耗。

2020 年，imec 報告了一種新穎的 DRAM 位單元概念，可以一次性解決這兩個問題：一個位單元由兩個薄膜電晶體(2T，一個用於讀取，一個用於寫入) 和無電容器(0C) 組成。薄膜電晶體的導電通道由氧化物半導體組成，例如氧化銦鎵鋅 (IGZO)。由於其寬頻隙，基於 IGZO 的電晶體具有極低的關斷電流，有利於儲存器的保留時間、重新整理率和功耗。更長的保留時間也放寬了對儲存電容的要求，允許讀取電晶體的寄生電容接管儲存元件的角色。

此外，製造IGZO 2T0C 位單元比傳統單元更簡單、更具成本效益。除 Si 之外，IGZO 材料可以在相對較低的溫度下沉積，從而與後端製程 (BEOL) 工藝相容。這為新的 DRAM 架構打開了大門。首先，它允許將DRAM 外圍裝置（使 DRAM 晶片能夠全部功能的邏輯電晶體）移到DRAM 儲存器陣列下方，而不是位於其旁邊。這減少了 DRAM 儲存器晶片的佔用空間，並使陣列和外圍裝置之間的連線更加高效。在這種配置中，2T0C DRAM 位單元整合到外圍裝置的 BEOL 中，這是 IGZO 材料的特性允許的。

其次，新穎的位單元為堆疊配置鋪平了道路，從而進一步提高了密度。可以設想“2D”或“真正的 3D”堆疊。透過2D 堆疊，將具有“平面” DRAM 儲存器陣列的幾層堆疊在一起。透過3D 堆疊，組成 2T0C 位單元的電晶體被堆疊並單片整合到受 3D NAND 技術啟發的垂直對齊插頭中。利用原子層沉積 (ALD) 技術在這些高縱橫比插頭中共形沉積 IGZO 的能力是實現此 3D 結構的關鍵因素。這些堆疊配置將有助於打破儲存器壁壘，使 DRAM 儲存器能夠繼續在雲計算和人工智慧等資料密集型應用中發揮關鍵作用。在不同層面上實現兩個電晶體（堆疊 2T0C）還有額外的好處。低關斷電流氧化物半導體通道是寫入電晶體中確保長時間保留的關鍵。對於讀取電晶體，導通電流是關鍵引數，因為它決定讀取時間，可以考慮使用高遷移率溝道材料。因此可以分別最佳化這兩個電晶體。

動態隨機存取儲存器 (DRAM)是傳統計算架構中的主儲存器，其位單元在概念上非常簡單。它由一個電容器 (1C) 和一個矽基電晶體 (1T)組成。電容器的作用是儲存電荷，而電晶體則用於訪問電容器，以讀取儲存的電荷量或儲存新電荷。

多年來，位單元密度的擴充套件使業界得以推出後續幾代 DRAM 技術，並應對日益增長的 DRAM 需求。但自 2015 年左右以來，DRAM 記憶體技術一直難以跟上處理器邏輯部分效能改進的步伐：擴充套件、成本和功率效率 問題構成了不斷上升的“記憶體牆”的組成部分。大電容限制了 1T1C 位單元的可擴充套件性和 3D 整合，而這是邁向高密度 DRAM 的最終途徑。此外，隨著存取電晶體變得越來越小，它為電容電荷的流失提供了越來越大的漏電路徑。這會降低資料保留時間，並需要更頻繁地重新整理 DRAM 單元——從而影響功耗。

2020 年，imec 報告了一種新穎的 DRAM 位單元概念，可以一次性解決這兩個問題：一個位單元由兩個薄膜電晶體(2T，一個用於讀取，一個用於寫入) 和無電容器(0C) 組成。薄膜電晶體的導電通道由氧化物半導體組成，例如氧化銦鎵鋅 (IGZO)。由於其寬頻隙，基於 IGZO 的電晶體具有極低的關斷電流，有利於儲存器的保留時間、重新整理率和功耗。更長的保留時間也放寬了對儲存電容的要求，允許讀取電晶體的寄生電容接管儲存元件的角色。

此外，製造IGZO 2T0C 位單元比傳統單元更簡單、更具成本效益。除 Si 之外，IGZO 材料可以在相對較低的溫度下沉積，從而與後端製程 (BEOL) 工藝相容。這為新的 DRAM 架構打開了大門。首先，它允許將DRAM 外圍裝置（使 DRAM 晶片能夠全部功能的邏輯電晶體）移到DRAM 儲存器陣列下方，而不是位於其旁邊。這減少了 DRAM 儲存器晶片的佔用空間，並使陣列和外圍裝置之間的連線更加高效。在這種配置中，2T0C DRAM 位單元整合到外圍裝置的 BEOL 中，這是 IGZO 材料的特性允許的。

其次，新穎的位單元為堆疊配置鋪平了道路，從而進一步提高了密度。可以設想“2D”或“真正的 3D”堆疊。透過2D 堆疊，將具有“平面” DRAM 儲存器陣列的幾層堆疊在一起。透過3D 堆疊，組成 2T0C 位單元的電晶體被堆疊並單片整合到受 3D NAND 技術啟發的垂直對齊插頭中。利用原子層沉積 (ALD) 技術在這些高縱橫比插頭中共形沉積 IGZO 的能力是實現此 3D 結構的關鍵因素。這些堆疊配置將有助於打破儲存器壁壘，使 DRAM 儲存器能夠繼續在雲計算和人工智慧等資料密集型應用中發揮關鍵作用。在不同層面上實現兩個電晶體（堆疊 2T0C）還有額外的好處。低關斷電流氧化物半導體通道是寫入電晶體中確保長時間保留的關鍵。對於讀取電晶體，導通電流是關鍵引數，因為它決定讀取時間，可以考慮使用高遷移率通道材料。因此可以分別最佳化這兩個電晶體。

在率先提出這一概念後，imec在 2020 年 IEEE 國際電子裝置會議 (IEDM)上首次實驗演示了功能性 2T0C DRAM 單元。由於關斷電流低至 3×10 -19 A/µm，這些首批 2T0C DRAM 單元的保留時間>400 秒，大約是典型 DRAM 重新整理時間的 1,000 倍。這些結果是在對在 300 毫米晶圓上加工的基於 IGZO 的薄膜電晶體進行縮放和最佳化後獲得的。最佳化旨在抑制氧和氫缺陷的影響，這是開發效能良好的基於IGZO 的電晶體面臨的主要挑戰之一。然後將柵極長度為 45nm 的最佳化電晶體整合到 2T0C DRAM 位單元架構中，其中讀取電晶體的寄生電容用作儲存元件。

接下來，imec開始探索能夠提高 2T0C DRAM 密度並改善效能和可靠性指標（例如關斷電流、資料保留、耐久性、導通電流和閾值電壓（穩定性））的旋鈕。在 2021 年的 IEDM 上，imec 研究人員展示了一種改進的基於 IGZO 的 2T0C DRAM 位單元，其保留時間 >1000 秒，耐久性幾乎無限（>1011次讀寫週期），寫入時間 <10 納秒。

這些突破性成果是在最佳化IGZO 電晶體的材料堆疊和整合方案後取得的：採用後柵極方法，採用埋氧隧道和自對準接觸，並結合縮放柵極電介質 (Al2O3 ) 厚度。實施埋氧隧道並與 O2環境中的退火相結合，降低了 IGZO 通道中的氧空位濃度，有利於開啟和關閉電流。

這項 IGZO-DRAM 技術為更積極的 DRAM 微縮奠定了基礎。IGZO 電晶體的柵極長度縮小至 14nm，同時仍保持 >100s 的保持時間。研究人員還展示了 2T0C DRAM 單元的變體，其 IGZO 層厚度大大減小（5nm）。這消除了對氧隧道和 O2退火步驟的需求，從而簡化了工藝流程。Imec 還展示了具有共形沉積薄 IGZO 通道（5nm，透過 ALD）的功能電晶體，這是邁向 3D DRAM 整合的墊腳石。

最近，imec 使用反應離子蝕刻 (RIE：reactive ion etch) 技術代替常用的離子束蝕刻 (IBE：ion beam etch) 來對2T0C 電晶體的有源模組進行圖案化。RIE 可以在極小的尺寸（小於 100nm）上進行圖案化，同時損傷有限，從而進一步減少面積消耗。此外，由於有效抑制了電晶體側壁上的外部洩漏路徑，在 2T0C DRAM 位單元中使用這些電晶體可以將保留時間大大提高到 4.5 小時以上。

imec 的顛覆性 DRAM 概念的潛力引起了世界各地大學、研究機構和公司的興趣。幾個研究小組開始研究其他位單元配置、電晶體效能“助推器”（boosters）和替代氧化物半導體材料。

例如，中國科學院微電子研究所 (IMECAS) 自 2021 年起釋出有關 2T0C IGZO DRAM 的文章，展示了一種有利於多位操作的替代 2T0C 配置。後來，他們又首次展示了具有垂直整合 IGZO 通道的電晶體。單片堆疊“垂直”讀寫電晶體的能力使面積高效的 4F 2 2D DRAM 單元配置成為可能（F 是給定技術節點的最小特徵尺寸）。旺宏還實現了具有環繞柵極 (GA) 和環繞通道 (CAA) IGZO FET 的3D 2T0C 位單元。北京大學基於材料堆疊工程優化了 IGZO 電晶體，從而提高了 2T0C DRAM 單元效能。

除了 IGZO，其他氧化物半導體通道材料的薄膜電晶體也在考慮之中。一種很有前途的材料是 W 摻雜的氧化銦 (IWO：W-doped indium oxide)，正如聖母大學所展示的那樣。斯坦福大學最初考慮使用氧化銦錫 (ITO) 來實現 2T0C 。2024 年，他們還與臺積電合作使用 IWO 製造了 n 型薄膜電晶體。此外，他們還首次將 IWO n型電晶體與同樣由氧化物半導體（在本例中為氧化錫 (SnO)）製成的p 型電晶體相結合，以提高效能並減少耦合效應。大多數氧化物半導體電晶體本質上都是 n 型，這就是為什麼 2T0C DRAM 位單元通常實現兩個 n 型電晶體，用於讀取和寫入。

根據 Yole Intelligence 的 2024 年報告，2T0C IGZO-DRAM 最近已被新增到長期 DRAM 技術路線圖中。該技術被認為是實現備受期待的3D DRAM 的可能方法之一。此外，未來幾年對邊緣裝置上的AI 的需求預計將激增，從而產生對高密度嵌入式 DRAM (eDRAM)的需求。無電容器 IGZO-DRAM 技術是此應用非常有吸引力的候選者。基於其開創性活動，imec 開始開發與 BEOL 相容的 eDRAM 實現。

然而，一個關鍵問題讓儲存器行業不願採用基於 IGZO 的 DRAM 技術：可靠性。n 型 IGZO 電晶體的效能下降主要是由於正偏置溫度不穩定性 (PBTI)，其表現為器件閾值電壓的不良偏移和漏極電流的下降。令人擔憂的是與氫有關的 PBTI 貢獻，這是晶片行業不太熟悉的問題。多年來，imec 在評估、理解和建模可靠性故障方面取得了長足的進步，為製造目標壽命為五年的可靠 IGZO 電晶體鋪平了道路。

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