電晶體，還能微縮嗎？

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來源：本文轉自公眾號【芯思想】，作者：趙元闖，謝謝。

摩爾定律是一件有關人類活動的，是關於眼界的……許多人被他們的知識和信仰所限制，從而不能越雷池一步。當摩爾做出他的預言時，他讓我們認識到是什麼在前行……摩爾定律的神奇之處在於，它一個靜態的定律；它迫使許多人生活在一個動態的、不斷發展的世界中。——加州理工學院，卡弗·米勒, 1992年

1965年4月19日，時任快捷半導體公司（Fairchild Semiconductor）研究開發實驗室主任的戈登·摩爾（Gordon E. Moore）應邀為《Electronics》雜誌35週年專刊寫了一篇觀察評論報告，題目是“Gramming more components onto integrated circuits”（給積體電路新增更多器件）。

最低器件成本的複雜性以每年大約兩倍的速度增加。當然，在短期內，即使不增加，這一增長比率也會持續下去。從長期來看，增長率有點不確定，儘管沒有理由相信，它至少在十年內保持幾乎不變。這意味著到1975年，每個積體電路的最低成本元件數量將達到65000個。我相信如此大的電路可以構建在一個晶圓上。

1970年，Carver Mead根據觀察，將其稱之為摩爾定律。多年後，人們發現，摩爾定律成為積體電路產業界衡量工藝技術發展的一個主要尺度。60年間，任何關於半導體未來的討論很可能都會從摩爾定律開始。

現在關於摩爾定律是否死亡的爭論甚囂塵上！正如Carver Mead在1992年寫的，摩爾定律的神奇之處在於，它一個靜態的定律；它迫使許多人生活在一個動態的、不斷發展的世界中。摩爾定律未來的不確定性是不可避免的。如果存在可預見的技術障礙，那麼對是否應該繼續實施的質疑是可以預料的。但正如我們所知，半導體行業一次又一次地突破了這些技術障礙。從平面電晶體到FinFET，再到GAA，未來還有CFET/FFET；從SoC到Chiplet……

摩爾定律與早期的積體電路產業

早期積體電路產業發展的動力是軍事國防。1961年與1962年，美國空軍先後在計算機及民兵導彈中使用積體電路晶片，這些專案促使積體電路首次在軍事市場佔得一席之地。美國軍方消耗了1963年生產的所有積體電路。軍事國防考量的不僅僅是成本，還有效能和高可靠性軍事國防等因素。

戈登·摩爾在《MOORE’S LAW AT 40》中寫到，我並不是第一個預測單個積體電路上電晶體數量會大幅增加的人。我對這個事情的思考興趣至少可以追溯到1964年，當時IEEE在紐約聚集了半導體行業的領導人—德州儀器（Texas Instruments）聯合創始人兼總裁Patrick Eugene Haggerty、摩托羅拉（Motorola）副總裁兼半導體產品事業部總經理Clarence Lester Hogan、快捷半導體（Fairchild）聯合創始人Robert Noyce、通用電氣（General Electric）半導體產品事業部總經理Leonard Maier、真力時（Zenith）工程副總裁J. E. Brown和西屋電氣（Westinghouse）分子電子學部經理Harry Knowles，舉行了一場專門討論積體電路及其未來潛力的特別會議。

Patrick Haggerty明確表示積體電路是電子產品的未來。他也強調了積體電路的成本優勢。Haggerty估計，到1973年，積體電路至少會與所有形式的傳統電路在成本上具有競爭力。更有可能的是，積體電路佔據主導地位，其價格僅為傳統電路的三分之一或三分之二。Haggerty預測大約十年後，行業每年將生產7.5億個邏輯閘。

Hogan表示，在一平方英寸的矽片上製造積體電路所需的處理步驟的直接成本為10美元。這種晶片的良率為100%，可以生產400個單獨的積體電路，每個直接製造成本為0.025美元。

Robert Noyce認為在國防軍事市場中，積體電路將在成本的基礎上蓬勃發展。Noyce明確表示，矽積體電路在其主導的現有市場中繼續保持成本競爭力。

Maier推測，1964年大批次邏輯積體電路的定價已經使其“低於由分立元件組裝的類似電路”，並且這種價格優勢將隨著時間的推移而增長。Maier還預測，積體電路在製造業中的更廣泛應用將出現成本臨界點。在工業電子領域，半導體積體電路在未來五年將具有很強的成本競爭力，到1974年，除了最小批次的應用外，在所有領域都應該具有明顯的競爭優勢。

Brown則預測了積體電路在消費品市場的前景。他認為，在消費品應用領域，積體電路沒有重大的技術障礙需要克服，但他也指出，積體電路與消費品中使用的現有電子元件相比還沒有成本競爭力。目前的問題更多的是經濟問題而非科學問題，降低成本是開闢廣闊新應用領域的關鍵。如果積體電路能夠以足夠低的價格生產，消費品市場將接受積體電路。

Harry Knowles指出，整合電路面臨著複雜性和成本的枷鎖，積體電路的設計者和使用者面臨的複雜性問題是，隨著器件數量的增加，每個元件變得更加複雜，成本也會增加。Knowles在半導體制造技術的持續發展中看到了解決這一成本“複雜性問題”的方法，隨著技術的改進，成本降低……產量提高，成本下降。Knowles預測1974年，單片晶圓上可以整合250,000個邏輯閘。

當時在聽眾席上的戈登·摩爾後來回憶到，我認為Harry Knowles的預測很荒謬（ridiculous）。

戈登·摩爾繼續回憶說，作為快捷半導體研究實驗室的主任，我可以看到一些即將到來的重大發展。在我發表在《電子學》上的文章中，我想傳達的主要資訊是：展望未來，積體電路將成為製造更便宜產品的途徑。為了突出這一資訊，戈登·摩爾分析了積體電路的每個器件的成本與電路複雜性。更重要的是，摩爾看到隨著製造技術的改進，每個器件的最低成本在幾年內迅速下降。根據這一觀察，我提取了幾個資料點並繪製了一條曲線，預測了未來十年的發展。

摩爾在《MOORE’S LAW AT 40》詳細地描述了他的推測方法。在半對數圖上，他給出資料的第一個時間點是1959年，當時在只集成了2個器件，1964年單個晶片上發展到有32個元件，1965年的資料是快捷半導體實驗室研發的晶片上有60個器件，根據這些有限的資料，發現他們竟然都落在一條直線上，晶片上整合的器件數量按年度呈現指數級增長。由此，他做出了大膽的預言，預測十年後整合度要達到65000個！

確實，如果我們採用摩爾引用的數字，那麼1965年有60個器件，到1975年增加為65,000個，十年間增長1,000倍，正好是十年內器件數量每年翻倍。

摩爾定律修正

1975年，摩爾在IEDM大會上發表《Progress in DigitalIntegrated Electronics》演講時，重新審視了 “摩爾定律”。根據他的最新資料，他提出了修正後的預測，到1985年，斜率可能每兩年增加一倍，而不是每年增加一倍。

摩爾對此進行了說明，他從三個方面進行了說明：器件微縮（dimension reduction contribution）；晶粒尺寸（die size contribution）；器件和電路智慧化（contribution of device and circuit cleverness）。

我們希望在一定的晶粒空間內放進更多的器件，但同時也希望晶粒足夠小，還要實現更多的功能和應用。但是積體電路產業確實做到了。積體電路製程工藝不斷微縮，從當初的25微米，現在已經來到1奈米時代，也就是埃米時代；在晶片上整合更多功能，如感測器、MEMS等，不斷推動新的應用。在晶粒內集成了越來越多的器件。

從“Our World in Data“提供的圖表中，我們直觀地看到了自1970年以來微處理器中電晶體數量的增長情況。它看起來與1965年摩爾的簡單繪圖驚人地相似。

目前，單個裝置中的電晶體數量達到數十億個。無獨有偶，臺積電和英特爾都預計，依靠更先進的電晶體架構、封裝等，到2030年，我們將看到由超過1萬億個電晶體組成的多晶片解決方案。這一增長趨勢依然符合摩爾定律。

提到器件微縮，就不得不提1974年由Robert Dennard提出的Dennard Scaling（唐納德縮放）是，它與摩爾定律共同指導了積體電路行業多年。Dennard Scaling的核心觀點是，隨著電晶體密度的增加，每個電晶體的功耗會下降，因此，每平方毫米矽的功耗幾乎是恆定的。這意味著，在每一代技術中，電晶體的尺寸可以縮小大約30%（0.7倍），面積減少了50%，電路的延遲減少30%，工作頻率增加約40%，同時為了保持電場恆定，電壓降低30%，能量降低65%，功率降低50%。因此，在每一代技術中，電晶體密度增加一倍，電路速度提高40%，而功耗保持不變。技術節點的含義隨時間也在不斷發生變化。近些年，各大半導體公司技術節點名稱只是數字遊戲而己，與具體的數值無太大相關性了。

不管摩爾定律靈光不靈光，也不管Dennard Scaling準確不準確，但總體來說，技術節點還是與最小特徵尺寸有關。

創新不斷，讓未來更美好

半導體行業的目標是降低功耗和成本的同時，繼續提升效能和增加整合度。器件和晶片的效能可以透過多個維度來衡量：更快的速度、更高的密度、更低的功耗、更高的效能等。理想情況下，器件尺寸微縮，晶片能效比將持續提高。而在實際工程中，微縮總是遇到各種的挑戰。

為了踐行摩爾定律，讓晶片中電晶體數量每兩年翻一番，工程師可謂絞盡腦汁。如果電晶體大小不變，僅僅把電晶體數量做上去，顯然不合適，顯然沒有人希望芯片面積每兩年增大一倍？那就只能自古華山一條路：讓電晶體尺寸縮小。因為縮小器件的單位面積是最根本也是最有效的途徑。過去60多年影響最深遠的就是電晶體的發展。

電晶體尺寸不斷縮小，好處肯定不少。通道變短，會更容易實現電晶體的通斷。畢竟溝道變短了，電流從D(Drain)到S(Source)跑到的距離就會變短。第二點，電晶體變小了，相應的，寄生電容就小了，電晶體能實現更快的切換。

在縮小電晶體這條道路上，半導體人一路披荊斬棘，把芯片面積減少一半作為目標，柵極長度作為技術節點，不斷演進。從微米(µm開始)，到奈米(nm)，現在乾脆叫埃米時代。微米(µm)時代只要把柵極的氧化層做短，直接做小就好。

柵極長度縮短，會產生短溝道效應，包括：Drain-Induced Barrier Lowering (DIBL，漏致勢壘降低效應)、Hot Carrier Injection（HCI，熱載流子效應）、Vt roll-off（閾值電壓）變小、Velocity saturation（載流子速度飽和效應）。所以為了減少短溝道效應，我們要儘量讓Cox（柵極電容）值變大。

下面我們從英特爾技術創新，來看看產業是如何延續摩爾定律。

到了奈米(nm)時代，氧化物不好再做薄，載流子遷移速度又容易飽和，導致驅動不足。於是在90nm引入了應變矽(Strained Silicon)，透過應變材料產生應力，改變矽材料的能帶結構，從而增強載流子遷移率和提高器件速度。簡單來說就是把材料的晶格拉大或者壓縮。透過在NMOS電晶體通道中引入拉伸應變來增加電子的遷移率，同時在PMOS電晶體中引入壓縮應變來增加空穴的遷移率。應用這個技術後，電晶體電流提升25%左右，給電晶體縮小的歷程又續上了命。

到65nm氧化層的厚度減小到1.2nm了，要繼續做小，隧穿效應太明顯，導致很大的漏電流。於是工程師提出換材料，直接找個高介電常數high K材料HfO2，實現同樣大的電容，臉皮可以進了一點。同時用金屬柵(TiN用於 PMOS，TiAlN用於NMOS)代替多晶矽柵。英特爾的45nm順利量產，沒有采用浸沒式+雙重曝光，而是將其應用到32nm工藝。

好吧，繼續微縮，短溝道效應更加明顯。要克服短溝道效應，必須增強柵極對溝道的控制能力。怎麼搞？

好在美國DAPRA在1995年提出了一個25nm電晶體計劃工程，領導該計劃的是伯克利大學(UC Berkeley)華人教授胡正明。該計劃產生了兩大電晶體方案。

一個是FD-SOI(全耗盡型電晶體)。這是一種平面工藝技術，依賴於兩項主要技術創新。首先，在襯底上面製作一個超薄的絕緣層，又稱埋氧層。其次是用一個非常薄的矽膜製作電晶體溝道，連線源級和漏級，因為溝道非常薄，無需對通道進行摻雜工序，耗盡層充滿整個溝道區，即全耗盡型電晶體。但因為還是平面的工藝，電晶體繼續縮小就有點乏力。這也就是FD-SOI在特定市場，而沒有大規模商用。

一個就是聲名赫赫的FinFET（鰭式場效應電晶體），幾乎壟斷了28nm以下製程。在FinFET的架構中，柵極做成類似魚鰭的叉狀3D架構，可於電路的兩側控制電路的接通與斷開。柵極從三面包圍著溝道，用立體結構取代平面器件來增強柵極的控制能力。加上電壓後，像傳統電晶體一樣在柵氧化層下方形成反型層導電溝道控制載流子流動，從而達到其最基本的開關作用。簡單說就是把柵極控制面積做大，增強對溝道的控制力。

英特爾率先使用，於2011年實現商用。至今，英特爾的Intel 3和臺積電的N3還在繼續使用FinFET。不過到了2奈米，就要使用GAA電晶體。

英特爾把GAA稱為RibbonFET。RibbonFET是GateAllAround電晶體的實現，成為公司自2011年推出FinFET後，首個全新電晶體架構。RibbonFET技術加快電晶體開關速度，並實現與多鰭結構相同的驅動電流，同時降低空間的佔用。該技術將用在Intel 18A工藝上，當然配合該工藝的還有Intel獨有的技術PowerVia，也是業界首個背面電能傳輸網路，透過消除晶圓正面供電佈線需求來最佳化訊號傳輸。PowerVia將粗間距金屬層和凸塊移至晶片背面，並在每個標準單元中嵌入奈米級矽通孔，以提高供電效率，提供最佳化的電源佈線，以提高效能和電晶體密度，可將ISO功耗效能提高4%，將標準單元利用率提升5%~10%。

電晶體的微縮還在繼續，1奈米(10A)時代我們該如何走，是CFET(Complementary FET)還是FFET(Flip FET)。讓我們拭目以待。請參考《延續摩爾定律的CFET技術源自北京大學20年前提出的堆疊互補電晶體技術》和《北京大學FFET技術開創全球三維整合新篇章》。

未來，電晶體溝道長度縮放不再是滿足效能要求的“必須做到”的指標。多層NAND儲存單元已經在穩定生產，多層DRAM也登臺亮相，GAA電晶體也已採用，3D Stacked電晶體已經也將登臺；各種2.5D和3D封裝方式將增加元件密度，並將許多同質和異質技術整合到新的革命性系統中。所有一切，無論以何種方式，都是達到一個目的的手段，進一步縮小元件，實現摩爾定律的精髓：更小、更快、更好。

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