隨著領先裝置轉向下一代奈米片邏輯，它們的互連被擠壓到無法提供低電阻路徑的程度。1nm（10Å）節點將具有 20nm 間距和更大的金屬線，但互連堆疊已經消耗了裝置功率的三分之一，並佔晶片 RC 延遲的 75%。

改變這種現狀需要更優越的導體，尤其是 18nm 金屬間距，以便更高效地傳輸訊號和電力。因此，儘管銅基解決方案在晶圓廠中的應用已經達到極限，但業界仍在為從銅到替代金屬的臨界點做準備。

一種可能的解決方案是在最低、最緊密的層面上用釕 (Ru) 互連取代銅，也許最早在 14 Å 節點。儘管可以繼續使用現有的鑲嵌工藝，但改用減成方案的可能性更大，因為它可以提供更靈活、可擴充套件的路徑來連線更高的 CFET 裝置及更高裝置。

與此同時，一些儲存裝置製造商正在評估自己的互連變化。用於 DRAM 和 3D NAND 的鎢互連可能已接近其可擴充套件性的極限，儘管對替代品的需求似乎並不那麼迫切。鎢用於形成 DRAM 中的字線、3D NAND 中的觸點和插頭以及邏輯中的觸點。鉬 (Mo，又名鉬) 可能是鎢的繼任者。這些選擇是經過多年評估薄膜和特徵的化學性質以及使用各種工藝和流程進行測試後做出的，包括大馬士革的介電蝕刻和金屬間隙填充與減成蝕刻和介電間隙填充。

Lam Research公司副總裁兼 ALD/CVD 金屬總經理 Kaihan Ashtiani 表示：“選擇金屬時需要考慮很多因素，其中電阻率是最重要的因素之一。在先進晶片製造所需的原子尺寸方面，鉬正成為替代鎢的最合適材料，為行業帶來重大轉折點。”

除了奈米尺寸的低電阻外，鉬不需要高電阻率屏障來實現最佳裝置效能，而鎢通常需要。“由於鉬在介電材料中的固有擴散性很小甚至沒有，因此它不需要屏障襯墊，”Ashtiani 說。

類似地，釕不需要阻擋金屬，因此大多數可用的互連體積可以為器件電流提供連續、低電阻的流動路徑。

工程師和研究人員正在為這兩種轉變做準備，但這兩種轉變都不會一蹴而就。imec 研究員 Zsolt Tokei 表示：“如今，邏輯領域的一切都是銅，單大馬士革或雙大馬士革，包括代工廠安裝的所有工具。因此，如果要改變某些東西，只能是循序漸進的。這就是為什麼我們試圖考慮逐步實施。”

在銅統治了 30 年之後，釕似乎在可製造性和可靠性方面走得最遠。它可以透過多種方式沉積，包括濺射（物理氣相沉積，即 PVD）、化學氣相沉積 (CVD)、原子層沉積 (ALD) 或化學鍍。

臺積電、英特爾、IBM Research 和三星等公司正在研究基於釕的互連整合方案。為了降低電容，從而降低 RC 延遲，所有領先的邏輯工廠都評估了在單層上整合氣隙（介電常數 k = 1.0）的釕的好處，並獲得了顯著的好處。

不幸的是，將氣隙納入器件的一個重大缺點是機械穩定性降低。因此，它很可能在交替層上使用，並且使用得很少，特別是在第一代中，成熟的低 k 間隙填充電介質很可能最初與釕整合在一起。

由於釕不需要阻擋層，因此可以直接蝕刻。它也不易氧化，並且具有較短的電子平均自由程，以限制散射對短線寬電阻的影響。轉向減成蝕刻至少部分是由於諸如在緊密尺寸下線擺動和扭曲等問題所致。沉積-蝕刻方案的其他優點包括線高變化較小（蝕刻比 CMP 控制更好）以及可以製造比 2:1 更高的縱橫比的線，這是鑲嵌結構的近似極限。縱橫比較高的線將與即將推出的 CFET 結構更相容。

目前仍在進行研究，以全面瞭解釕在緊密結構中的電氣行為。對金屬電阻影響最大的一些指標包括晶粒尺寸、電子平均自由程和晶粒邊界處的平均反射係數。“第一原理模擬可能在理解電阻增加背後的機制方面發揮關鍵作用，並有助於尋找替代材料，” Synopsys的 Troels Markussen 表示，他是與 IBM Research 聯合發表的一項研究的主要作者。

Imec 的工藝流程稱為半鑲嵌，是一種雙層模組，有可能擴充套件到多層堆疊。“我們看到銅延伸到大約 20 奈米，並且非常明確地我們建議在 18 奈米間距及以下進行直接金屬蝕刻，原因有幾個，”imec 的 Tokei 表示。他解釋說，使用現有的工藝工具可以乾淨地沉積和蝕刻釕。此外，對於高階邏輯，受益於金屬替換的不僅僅是初始層。“我們的資料顯示，堆疊通孔電阻一直到 M5 都非常重要。”

要使半鑲嵌工藝發揮作用，有幾個工藝整合挑戰，Tokei 強調，只有晶片製造商才能證明釕在大批次生產中的可靠性。“我們可以說，對於半鑲嵌工藝，是的，該方法需要完全自對準。是的，你的通孔到線路洩漏需要符合規格。是的，你的 DPPM 需要正確，金屬需要與氣隙相容。是的，它需要透過電遷移和其他可靠性測試。最重要的是，它需要在你的工廠中實現。”

滿足如此長的一長串要求需要時間，但迄今為止的進展仍然表明這是邏輯製造商最終會走的道路。

鉬互連技術尚處於起步階段，但幕後活動十分活躍。“幾乎所有主要晶片製造商都處於其 NAND、DRAM 和邏輯應用（鉬）認證的不同階段，”Lam 的 Ashtiani 說道。

除了與現有的鑲嵌工藝相容且無需阻擋層之外，鉬的另一個顯著優勢是成本低。而且工藝工具也在不斷進步。例如，鉬可以在 400°C 下使用離子束沉積（濺射）進行沉積，從而實現比鎢更低的電阻率，並且可以最佳化晶粒結構，這在很大程度上取決於薄膜基底。

晶片製造商只有在別無選擇時才會更換材料。在此之前，他們會繼續對現有的互連流程進行細微修改，以從銅和鎢基互連中獲得更好的 PPA。

在雙鑲嵌工藝中，銅沉積在先前在介電絕緣體中蝕刻的溝槽和谷底中，這種工藝稱為雙鑲嵌工藝，首先填充通孔，然後填充線路。銅很難延伸到微小間距的原因之一是體積龐大的阻擋層、襯層和蓋層，這些阻擋層、襯層和蓋層阻止銅擴散到相鄰區域，併為透過電鍍平滑填充間隙做好準備。這些額外的層消耗了非常寶貴的導體體積，而且金屬的電阻率高於銅，這增加了總電阻。歸根結底，一旦沉積了 TaN 阻擋層、鈷襯層和鈷蓋層，10nm 寬的線路可能只包含大約 4nm 到 5nm 寬的銅。

擴充套件銅鑲嵌互連的一些變化包括使用較低電阻的通孔工藝、透過原子層沉積（而非 PVD）實現更薄的 TaN 擴散阻擋層、釕鈷 (Ru-Co) 等替代襯墊以及消除通孔底部的阻擋層。工程師還發現，透過實施自對準或完全對準的通孔（頂部和底部對準），他們可以降低線路和通孔之間的邊緣放置誤差，從而提高效能並可能防止洩漏和可靠性故障。

沉積工具也很難透過電鍍填充微小間隙而不產生缺陷或空洞。一些方法針對襯墊金屬，通常是鈷，它充當 TaN 屏障和銅之間的粘合層。例如，當互連間距接近 20nm 時，減薄鈷襯墊會導致銅潤溼性差和可靠性故障。

一種替代方案是用釕和鈷 (Ru-Co) 雙層代替鈷。三星報告稱，他們優化了 Ru-Co 襯墊，以改善 3nm 節點的銅間隙填充。三星電子的 Hehsang Ahn 及其同事指出：“人們越來越認識到需要改進襯墊工藝和薄膜特性，因為這些工藝和特性會直接影響銅填充能力。”Ru-Co 雙層可以使用一個或兩個 CVD 室沉積，並採用間歇性等離子工藝來降低薄膜粗糙度，從而提高電鍍效率。三星對這些 TaN/Ru-Co/Cu 互連的可靠性研究表明，與單獨使用鈷相比，Ru-Co 可以產生更薄的襯墊，具有更好的潤溼性，在緊密尺寸下，空洞減少 87%，線路電阻提高 14%。

許多公司已經或正在努力消除通孔底部（落在銅線上）的 TaN 阻擋層，因為它可佔通孔電阻的 60%。自組裝單層（旋塗或沉積膜）可用於防止通孔底部的阻擋層沉積，同時仍允許阻擋層金屬沉積在通孔側壁上，這被稱為選擇性沉積。這是阻止向下一代金屬過渡的關鍵策略。

同時，任何轉變都必須基於特定的裝置要求。“另一個問題是你的電阻有多重要？它可能不會立即變得那麼關鍵，但在某些時候它會成為一個系統問題。即使縱橫比為 2，直接金屬蝕刻的電阻也比銅好，”imec 的 Tokei 說。“如果它現在可用，那將是一件輕而易舉的事，但這是一個顛覆性的變化。事實上，我們的資料顯示，即使在 36nm 間距下，釕的效能也略勝一籌。但你不能只採用略微更好的工藝並實施它。”

除了 RC 之外，還有其他因素影響著結構和材料的變化，包括裝置加熱和可靠性。

BEOL 互連的一個關鍵問題是縮放引起的溫度升高。堆疊的熱阻較低，因此互連區域會升溫。這主要是由電晶體開關引起的，電晶體開關會因電遷移和應力遷移而導致可靠性故障。溫度升高也會以時間相關電介質擊穿 (TDDB) 的形式影響電晶體的可靠性。

另一種現象稱為焦耳熱，是由高電流透過承載訊號和電力的銅引起的。隨著行業從二氧化矽（k = 4.0）層間電介質過渡到低 k 膜（3.3 或更低）甚至空氣間隙，這種變暖趨勢只會加劇，因為這些材料的導熱性越來越差。

這些熱問題過去主要侷限於第一層金屬，但工程師們發現，對於尖端處理器和加速器晶片來說，這種假設不再成立。

互連製造方式的另一項顛覆性變化涉及背面功率傳輸 (BPD)，它將功率傳輸移至晶圓背面，這樣電晶體上方的互連層僅傳輸訊號。這一變化可以一次性放寬晶圓正面的金屬間距，同時可能推遲引入釕用於裝置節點。

將電力從訊號線中分離出來的原因是，這兩種傳輸方式有不同的需求。電力最終受益於低電阻路徑（較粗的電線），但大電流使其容易受到電遷移的影響。對於訊號，小橫截面積是可行的，因為它們需要低電容，但一些電阻是可以接受的。在先進邏輯中，如果金屬層數達到 15 層或更多，功率密度和電壓降（IR 降）就會上升，從而嚴重限制性能。這就是為什麼必須從整體角度看待工藝和材料變化的原因之一。

從基於鑲嵌的流程到減法沉積-蝕刻流程的轉變，再加上從銅到釕的轉變，代表了邏輯製造商互連工藝的巨大、顛覆性的變化。新襯墊金屬、原子層沉積和蝕刻的每一次進步都使替代金屬化方案更接近製造現實。

同樣，DRAM 和 3D NAND 中的鉬互連工藝也在快速發展，尋求最佳的材料和裝置組合，以實現低電阻、可靠的互連。

在半導體行業，只有當現有流程絕對不能滿足效能規格時，才會發生材料和結構變化。儘管如此，晶圓廠仍將繼續擴充套件銅和鎢流程，使其超出現有能力。由於對銅雙鑲嵌和鎢金屬化的工具、材料和配方進行了鉅額投資，任何金屬替換都可能以循序漸進的方式進行。

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