中國團隊披露新型電晶體，VLSI2025亮點回顧

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在本文中，我們以技術為重點，總結今年 VLSI 大會上的精彩內容，包括頂級設計和整合技術。其中包括晶片製造領域的最新進展：晶圓廠數字孿生、先進邏輯電晶體和互連的未來、超越 1x 奈米節點的 DRAM 架構等等。我們將討論英特爾的 18A 工藝，並與臺積電進行比較，此外，我們還評價了 4F2和3D DRAM 及其可能贏家。

中國的FlipFET設計

儘管面臨各種限制，中國在半導體研發方面並未放緩腳步。在所有提交的學術論文中，北京大學的FlipFET設計最受關注，該設計展示了一種新穎的圖案化方案，可以實現與CFET類似的PPA，而無需單片或順序整合的難題。

應用相同的Flip FET工藝，在正面和背面製作CMOS結構，並對其工作特性進行評估）。

演示使用翻轉 FET 在兩側形成 CMOS

如下圖所示：

（1）採用自對準有源技術形成場效應電晶體（FET）溝道區。

（2）形成元件隔離（淺溝槽隔離，STI）結構。

（3）在正面形成NMOS電晶體及其佈線層。

（4）將另一片晶圓鍵合到已經形成的矽晶圓上。

（5）將晶圓翻轉。這是該工藝的關鍵點。

（6）翻轉後，對上層晶圓進行減薄。

（7）進一步去除矽，露出有源層。

（8）在背面形成PMOS電晶體及其佈線層。

在正面 (FS) 和背面 (BS) 分別形成 FET

這項技術之所以被稱為“Flip FET”，是因為它包含了鍵合後翻轉晶圓的工藝。實際上，我們利用Flip FET工藝在晶圓正面形成了FinFET NMOS，在背面形成了FinFET PMOS。NMOS和PMOS的效能都很好。

在正面形成 NMOS，在背面形成 PMOS

確認 PMOS 和 NMOS 的操作

本質上，FlipFET 概念始於為頂部和底部電晶體形成鰭片或奈米片，但僅在頂部電晶體進行高溫源極/漏極外延，然後翻轉晶圓並暴露背面進行處理。在晶圓再次翻轉之前，對觸點和 BEOL 金屬層進行圖案化，以完成兩側的低溫工藝。這種方法可以生成自對準電晶體堆疊，無需單片 CFET 必須克服的高縱橫比工藝。從兩側形成柵極還可以更輕鬆地調整頂部和底部器件之間的閾值電壓差異。

然而，FlipFET 的主要缺點是成本，它犧牲了有源電晶體的整合便利性，卻需要多個背面工藝流程，而且更容易受到晶圓翹曲和套刻誤差的影響，從而降低良率。到目前為止，該實驗室僅在不同的晶圓上製造了正面和背面電晶體，因此人們懷疑製造另一個電晶體是否會影響第一個電晶體的器件效能。晶圓翻轉後，細間距觸點和金屬的對準也是一個問題，但應該不會比其他 CFET 方案更具挑戰性。

雖然中國實驗室已經在矽片上演示了FlipFET，但他們並未止步於此。他們展示並模擬了FlipFET設計的進一步創新，例如具有自對準柵極的FlipFET、使用叉片（forksheet）並在隔離牆內嵌入電源軌的FlipFET，甚至將FlipFET概念應用於具有高縱橫比過孔的單片CFET，以實現4堆疊電晶體設計。

DRAM：4F2和3D

DRAM 在其五年發展路線圖上有兩個拐點：4F2和3D。目前已使用十多年的6F2只能擴充套件到 1D 節點。鑑於 1C 現已量產，1D 應該會在未來 1-2 年內問世。SK 海力士強調了超越 1D 節點的幾個關鍵挑戰：

單元接觸面積，尤其是儲存電容器連線到下方控制電晶體的儲存節點接觸面積，會隨著單元臨界尺寸的平方而縮小。這些接觸面積必須足夠大/對準度足夠好，以便在電晶體和電容器之間提供良好的電連線，但又不能過大或錯位，以免與任何相鄰單元短路。這就是上圖中的“單元接觸開口裕度”，它會隨著每個節點的縮小而縮小。在1d時，工藝和工具已達到可行、高良率工藝的極限。

隨著器件和互連線尺寸的縮小，其電阻也會隨之增大。這就是上文提到的“單元外部電阻”。它是儲存單元和感測放大器之間所有電阻元件的總和。位線觸點和本地位線（金屬）線本身是兩個主要電阻因素。隨著尺寸的縮小，它們的電阻都會增大。這會減慢單元的執行速度並降低單元的讀取裕度，這兩者都是不可取的。操作速度受單元和位線之間電荷轉移的影響，隨著該路徑電阻的增加，電荷轉移的速度會減慢。電阻還會削弱感測放大器檢測到的電壓差。電阻太小，單元就無法可靠讀取——儲存器無法工作：

DRAM 單元佈局。ACT = 單元控制電晶體的有源區。DC = 直接接觸，位於位線和電晶體漏極之間。BL = 位線。WL = 字線

4F2不僅解決了這些問題，還帶來了更多驚喜。

4F2以最小特徵尺寸 F 來描述儲存單元面積，類似於標準邏輯單元高度（例如“6T 單元”）的軌道度量。最小特徵尺寸通常是線寬或空寬，在 DRAM 中則是字線或位線寬度。這是一種表示單元佈局密度的簡單方法，也便於比較——4F2單元的尺寸僅為6F2單元的三分之二，理論上可在不縮小最小特徵尺寸的情況下將密度提高 30%。需要注意的是，純粹的單元佈局並非密度擴充套件的唯一限制因素，因此實際收益可能低於理想的 30%。

4F²是單個位單元的理論極限。回想一下，特徵尺寸指的是線寬或間距（即半間距），因此線寬+間距圖案的間距為 2F，而不是 F，因此可能的最小單元尺寸是 4F² ，而不僅僅是 F² 。因此，一旦實現了這種架構，水平擴充套件的唯一途徑就是擴充套件 F 本身——這正在迅速變得不切實際，甚至完全不可能。

4F 2單元的關鍵推動因素是垂直溝道電晶體。這很有必要，因為電晶體必須縮小尺寸才能放入單元中，而且兩個觸點（位線和電容）也必須適合這個尺寸，也就是一條垂直線。在這種規模下，有必要垂直構建電晶體而不是水平構建，將其尺寸縮小到大約 1F，大致與其上方的電容尺寸匹配，同時保持足夠的溝道長度以確保電晶體有效工作。當前的 DRAM 採用水平溝道和水平分離的源極/漏極。這是一種成熟且易於理解的架構。垂直溝道電晶體 (VCT) 依次堆疊了源極（連線到其下方的字線 (BL)）、溝道（被柵極和控制柵極的字線包圍）和漏極（連線到上方的電容）。製造過程中需要權衡利弊，有些步驟更容易，有些步驟更難，但總體而言，VCT 的製造難度更高。

6F 2中的單元接觸挑戰來自位線和儲存節點接觸處於同一水平面的擁塞（下圖中，儲存節點接觸表示為埋入式接觸的 BC）。

從側面看，很容易看出位線和觸點之間的間隙有多小：

與4F2佈局中的垂直溝道電晶體 (VCT) 相比，埋入式位線擁有獨立的空間，不會干擾任何其他元件。電流路徑也短得多，直接從電容器向下，穿過垂直溝道，直達位線。在 6F2 中，路徑向下穿過“U”形溝道的底部，然後再返回，路徑更長，因此電阻也更高。

當然，實現 4F2 也面臨挑戰，否則它早就被採用了。埋入式位線和垂直溝道電晶體都具有高縱橫比，這對於蝕刻和沉積裝置來說非常困難。直到幾年前，沉積裝置還無法用位線所需的金屬（可能是釕或鈷）填充深溝槽。雖然 6F2 的單元佈局減少了一些對準挑戰，但密度仍然更高，因此需要 EUV 圖案化。最後，當 6F2 仍然可擴充套件時，根本沒有理由冒險改變架構。

4F2 的開發中仍存在一些不確定因素，這些因素可能決定哪家晶圓廠能夠實現最低的單位成本和良好的良率，以及哪些裝置供應商可能從中受益。對於儲存單元效能至關重要的柵極結構可能是雙柵極，甚至是全柵極。SK 海力士和其他公司仍在權衡。

還可以選擇“peri-under-cell”和“peri-on-cell”。傳統上，外圍電路會與晶圓正面的儲存單元相鄰，但為了提高整體密度，它會被移到單元陣列下方。“peri-under-cell”類似於背面邏輯電源，需要熔接第二片晶圓。控制電晶體在正面以陣列形式構建，然後鍵合支撐晶圓，翻轉晶圓，並構建外圍電路。之後，再次翻轉所有部分，新增儲存節點觸點和電容器本身。能夠獲得增量收益的工具供應商類似於BSPDN供應鏈——CMP、熔接、TSV蝕刻。

Peri-on-cell 只是將已完成的儲存節點陣列與外圍晶圓進行混合鍵合。雖然這提供了一定的工藝靈活性——製造外圍晶圓時無需擔心損壞陣列，反之亦然——但它需要遠低於 50nm 間距的混合鍵合。這比目前的領先技術低了一個數量級。儘管如此，海力士至少在研發中正在考慮這個問題，而且無論如何，其他應用都將推動混合鍵合機的發展。

最後，3D DRAM 正在同步開發中。目前的進展表明，在 3D 技術成熟之前， 4F2的幾個節點可能已經成熟。中國晶片製造商是這一領域的一個潛在顛覆者，因為他們有強烈的動力去開發 3D 技術，因為 3D 技術不依賴於先進的光刻技術。

臺積電 DRAM BEOL

由於SRAM位密度不再隨著新工藝節點的提升而提升，臺積電研發部門試圖重振eDRAM，以提高晶片快取密度。嵌入式DRAM上一次亮相是在IBM基於GlobalFoundries 14nm工藝的z15處理器中。其主要創新之處在於，臺積電能夠在BEOL金屬層內製造整個儲存器陣列，並且DRAM電晶體和電容器的形成方案在BEOL工藝流程的400攝氏度極限範圍內。這釋放了前端電晶體和底層金屬層，用於功能邏輯塊。隨著現代處理器設計不斷提高SRAM與邏輯面積的比例，能夠在主動邏輯之上堆疊基於DRAM的最後一級快取，將代表可擴充套件性和設計方面的突破。

然而，演示仍處於研發早期階段，下方可用的高階邏輯區域僅用於容納 DRAM 外圍邏輯（字線驅動器和感測放大器），以提高儲存密度。製造的 4Mbit 宏的位密度僅為 63.7 Mb/mm²，甚至不到現代高密度 6T SRAM 的兩倍。作為參考，美光最新的 1-gamma DRAM 的密度約為其 9 倍，但效能和可訪問性不足以用作片上快取。

雖然臺積電沒有透露何時可以投入產品化，但它確實展示了該技術未來幾代的巨大潛力，它將從根本上改變晶片的設計方式。

非易失性動態隨機存取儲存器

美光公司的 NVDRAM（NV 代表非易失性）在2023 年 IEDM上首次亮相 18 個月後再次浮出水面。這是他們採用 4F2 架構、釕字線和 CMOS 底層陣列的鐵電 (HZO) DRAM 。如果你想用所有最新技術來製造一塊昂貴的記憶體，這可能是你最想嘗試的方法。

與上一篇論文相比，位單元尺寸顯著縮小了 27%，達到 41 奈米，且效能絲毫未減。這使得密度達到近 0.6 Gb/mm² ，遠高於目前任何商用大容量 DRAM。

理論上，NVDRAM 比傳統 DRAM 略有優勢，因為它無需耗費電力和時間執行重新整理週期。遺憾的是，每年節省的電費大約只有 1 美元。考慮到單個 DIMM 的價格在 300 美元以上，其終身節能效果遠不足以證明這款奇特產品的高昂價格是合理的。至少，在 Ru 字線、4F2、垂直通道電晶體和 CMOS 陣列方面的工作都適用於即將到來的 DRAM 節點。

二維材料

取代矽的門檻很高。任何替代材料不僅要生產出效能更好、密度更高的電晶體，還必須實用。矽晶圓是一種商品，可以很容易地在特定區域摻雜以形成電晶體溝道。

由於現有材料將在本世紀末逐漸失效，許多新的發展都集中在進一步縮小GAA架構的尺寸上。這將需要轉向新的“二維”材料——首先是過渡金屬二硫屬化物（TMD）單層，然後可能是碳奈米管。

在垂直方向上，首個堆疊電晶體架構即將問世。我們將在介紹臺積電、英特爾和三星的最新進展時，更詳細地介紹這些構想。

二維溝道材料預計將成為 GAA 架構的下一個演進步驟之一。初期，GAA 工藝將使用矽 (Si) 溝道，與傳統的 FinFET 相同。然而，隨著矽溝道的接觸電阻和寄生電容在較小尺度下不斷增大，需要具有更優異電氣效能的新材料來繼續微縮。這種轉變可能最早在 10A（1nm）節點（大約在 2030 年）就成為必要。

TMD單層材料，俗稱“二維材料”，因為其厚度只有幾個原子，早已被人們所知，具備所需的特性；隨著二維材料製造工藝向工業化方向發展，晶片製造商似乎已將目光聚焦在TMD上。不，它並非通常被認為是“聖盃”的碳奈米管，而是用於N型金氧半導體（NMOS）的MoS2和用於P型金氧半導體（PMOS）器件的WSe2 。

這些材料只有幾個原子厚，製造起來當然極具挑戰性，人們正在競相尋找可靠的大規模生產方法。此前，我們詳細討論了材料生長與轉移的爭論，但似乎大家都傾向於選擇生長，因為轉移面臨著一些非常艱鉅的挑戰。

臺積電展示了由單個奈米片溝道製成的可工作的奈米片場效應電晶體 (NSFET)。此外，臺積電還展示了構建兩個堆疊奈米片的能力，但並未提及在這些奈米片上構建任何可工作的電晶體。關鍵點在於，二維材料是透過化學氣相沉積 (CVD) 直接生長的，而不是像之前那樣需要額外的薄膜轉移步驟。

但是，二維材料目前還不具備工業規模應用的實用性。我們曾多次指出，晶圓上生長是其關鍵障礙。但如果晶片製造商或實驗室正在解決這個問題，他們卻對此保持沉默。

臺積電還展示了一種新穎的“c 形”接觸方案，這是一種降低接觸電阻的方法（較低的接觸電阻意味著更好的器件效能），因為接觸的“c”形圍繞通道，提供更大的接觸面積，從而降低電阻。

臺積電僅詳細介紹了一款 NMOS 器件，而英特爾則展示了帶有 TMD 溝道的 PMOS 和 NMOS 器件。此外，英特爾是在 300 毫米晶圓試產線上製造這些器件的，而非僅僅在實驗室規模。至少就所展示的研究而言，英特爾在二維材料領域遙遙領先於臺積電。然而，值得注意的是，這些只是簡單的平面電晶體，並未採用 GAA 架構，而且製造工藝也不符合幾年後 14A+ 節點所需的間距。

令人驚訝的是，三星對二維材料鮮有表態。三星代工業務總裁兼總經理崔博士提到了二維溝道材料擴充套件 GAA 擴充套件的可能性，但並未就此發表任何技術論文。儘管三星是 GAA 的“先行者”，但他們似乎正在讓其他人在二維材料領域探索發展。

奇怪的是，根據 IEDM 上的演示，三星似乎仍未弄清楚他們想要採用 3 種不同型別的背面供電方案中的哪一種，而英特爾和臺積電顯然已經確定了他們的路線圖。

今年VLSI上，我們看到的關於其他創新的論文——英特爾改進了接觸形成，三星構建了具有二維溝道的CFET——令人印象深刻，但如果材料一開始就無法以經濟的方式生長，最終就會失敗。

英特爾演示了使用經 CMP 拋光的釕改進的二維電晶體源漏接觸。遺憾的是，該工藝仍然依賴於轉移而非二維材料的生長。

Forksheet

環柵技術已不再是邏輯領域的“下一個大趨勢”，而是正在向大規模量產邁進。Forksheet 和 CFET 已成為激動人心的下一代架構的標杆。Forksheet 是 GAA 的演進，透過在 CMOS 的 N 和 P 部分之間新增一層介電壁，使其更加緊密地連線在一起。

在傳統架構中，NMOS 和 PMOS 器件之間的間距受到寄生電容和閂鎖效應的限制。寄生電容的增加意味著晶片執行速度變慢，功耗增加。閂鎖效應是指電晶體的徹底失效，導致輸入電壓 Vdd 形成一條不受控制的直接接地路徑。目前已有一些技術可以減輕這些影響，其中最重要的是淺溝槽隔離。

Forksheet 是一種新的、理論上更先進的技術，遵循了同樣的思路。雖然 NMOS 和 PMOS 之間的材料一直是某種絕緣電介質，但 Forksheet 需要一層精細的超低 k 材料來實現更緊密的間距。這給製造工藝帶來了新的整合挑戰和額外的成本。

開發一種既能沉積奈米級厚度的高質量薄膜，又能承受後續電晶體其餘部分形成過程中的工藝處理的材料並非易事。蝕刻或沉積過程中等離子體引起的損傷是一個特別值得關注的問題。大多數論文並未在此詳細介紹其材料解決方案，但可以肯定的是，傳統上在超低k電介質領域處於領先地位的AMAT公司正在發揮重要作用。

名義上，Forksheet 的柵極控制也比環繞柵極更差。這是因為柵極僅環繞電晶體溝道的三條邊，第四條邊緊貼 Forksheet 的壁。它本質上是一個側向的 finFET。與 GAA 相比，密度的提升和更差的靜電控制並非良策。有一些解決方法：1）稍微蝕刻 Forksheet 的壁，留出空間讓柵極材料包裹溝道的第四條邊，但會犧牲一些微縮優勢；2）新增額外的奈米片以改善靜電控制，但這會增加成本和整合複雜性。

臺積電、IBM 和 IMEC 都廣泛討論了 forksheet。對於 IBM 和 IMEC 來說，這在商業上意義有限。對於臺積電來說，願意進行詳細討論甚至可能預示著真正採用 forksheet。目前，在 14 個埃系列中，尚未有任何公開宣佈的節點使用 forksheet。

CFET 時間線

即便如此，forksheet 的潛在繼任者也已在討論中。CFET 已經流行了幾年，我們之前也介紹過它的基本內容：

第一步自然是堆疊 1 個 NMOS 電晶體和 1 個 PMOS 電晶體，因為它們可以連線在一起形成反相器（或稱非門），這是數位電路的基本組成部分。更復雜的標準單元也很難生產。臺積電釋出了一個關於該概念的精彩圖解，以及一張展示實物的透射電子顯微鏡 (TEM) 影像合成圖。

2023年，該領域的大部分成果都由大學實驗室展示。進入去年，所有主要邏輯器件廠商（包括IMEC）都展示了由其內部研發機構主導的成果，這無疑朝著商業化邁出了一步。3D堆疊技術有望在10A節點左右（即2030年左右）推出。

總體而言，這四種方法在架構決策和製造方案方面似乎正在趨同。

此比較中需要注意的是，英特爾的論文重點關注的是CFET+背面供電和接觸的整合，而非僅僅關注微縮。2021年，英特爾展示了一款柵極間距為55奈米、柵極長度為19奈米的CFET。

英特爾的整合方案尤其引人注目，值得一提，因為它不僅展示了CFET，還展示了NMOS的背面接觸式供電，以及PMOS的PowerVia背面供電。CFET的供電問題變得異常棘手。

18A 製程介紹

最精彩的論文是英特爾的18A演示。這是首次詳細公開展示真正意義上的大批次背面電源工藝。

英特爾聲稱，相對於Intel 3代基線，18A工藝的SRAM尺寸縮小了30%。從FinFET到GAA的轉換，預計會帶來類似的一次性巨大優勢。單元圖清晰地展示了用單層寬頻取代兩層鰭片後實現的尺寸縮小：

該工藝預計將於 2025 年下半年投入量產。該節點將 Gate-All-Around 電晶體與 PowerVia 背面供電網路相結合，形成了一種全新的金屬堆疊架構。透過將電源佈線到晶片背面，英特爾能夠縮小關鍵層的互連間距，同時放鬆頂層的間距，從而提高良率並簡化製造流程。在 Arm 核心子模組的標準化功率、效能和麵積測試中，英特爾 18A 在相同功耗下的效能比英特爾 3 提高了約 15%。在 1.1 伏特下工作時，時鐘速度可提高高達 25%，而不會產生額外的能源成本，而在 0.75 伏特左右下，效能可提高 18%，功耗可降低近 40%。

該工藝的底層顯著降低了單元高度：效能調優後的單元高度為 180 奈米，而高密度設計的高度為 160 奈米，兩者均小於前代產品。正面金屬層數從英特爾 3 的 12 至 19 層減少到英特爾 18A 的 11 至 16 層，並增加了三個背面金屬層以支援 PowerVia。M1 至 M10 層的間距已從高達 60 奈米縮小至 32 奈米，之後在上層再次放寬。M0 至 M4 層採用低數值孔徑 EUV 曝光技術，將所需光罩數量減少了 44%，並簡化了製造流程。英特爾計劃在其低功耗“Panther Lake”計算晶片組和僅採用效率核心的 Clearwater Forest Xeon 7 系列中首次推出 18A 工藝。成本最佳化的 17 層變體、平衡的 21 層選項以及注重效能的 22 層配置將滿足不同的細分市場。

比較高密度 (HD) 單元面積，18A 與臺積電 N5 和 N3E 相當，均為 0.0210 µm²。N2也應該會從 finFET 到 GAA 的轉換中獲得至少一些好處，但其聲稱的 22% SRAM 微縮（相對於 N3E）的大部分可能來自外圍，而非位單元本身。總體而言，18A 的密度可能略低於 N3P，比 N2 低近 30%。

數字孿生：從原子到晶圓廠

半導體設計和製造正變得越來越複雜，這不僅增加了開發成本，還延長了設計週期。數字孿生技術能夠在加速的虛擬環境中進行設計探索和最佳化。藉助數字孿生技術，工程師可以在任何矽片進入晶圓廠之前確保設計能夠正常工作。

數字孿生涵蓋了整個半導體設計範圍：

原子級：模擬電晶體接觸和柵極材料工程中原子之間的量子和牛頓相互作用
晶圓級：最佳化虛擬矽片中的工具室和工藝配方，以提高產量和效能
晶圓廠級別：透過協調整個裝置的維護和管理，最大限度地提高晶圓廠的生產力

在原子模擬方面，新思科技概述了其QuantumATK套件，該套件用於材料工程中的電晶體觸點和柵極氧化物堆疊設計，這些設計對器件效能至關重要。傳統的密度泛函理論 (DFT) 建模原子間的量子效應最精確，但計算成本高昂；而傳統的牛頓原子相互作用的力場模擬速度快，但精度有限。GPU 加速的 DFT-NEGF（非平衡格林函式）僅使用 4 倍 A100 即可實現 9.3 倍加速（相對於 CPU）；而使用矩張量勢的機器學習力場模擬則展現了接近 DFT 的精度，計算成本為 17 分鐘，而傳統 DFT 則需要 12 天。

這些原子模型對於理解不同材料層介面處發生的電相互作用至關重要。在接觸工程中，MLFF 用於生成晶體矽和非晶矽化物之間的接觸介面，模擬邊界發生矽化作用的相互擴散深度。然後使用 DFT-NEGF 計算介面上的接觸電阻和電流-電壓曲線。對於柵極氧化層設計，使用 MLFF 構建複雜的多層功函式金屬疊層，並進行模擬以檢查其結構和化學成分。然後可以引入偶極子摻雜物並使用 DFT 進行最佳化，DFT 還可以進行靜電分析以計算關鍵引數，例如有效功函式、肖特基勢壘高度和等效氧化層厚度。隨著我們逐步推進“全環繞柵極”設計方案，這些原子模擬在選擇合適的材料方面將變得更加重要。

關於利用虛擬矽片進行晶圓級最佳化，Lam Research 展示了其Coventor SEMulator3D軟體的研究成果。隨著電晶體幾何結構從平面到 FinFET 再到 GAA 的複雜性不斷提升，可能的工藝配方組合數量也呈指數級增長，他們將其稱之為“拉姆定律”。虛擬晶圓製造採用經過最佳化引數的訓練模型進行工藝模擬，使工程師能夠拓寬工藝視窗、提高良率，同時減少驗證變更所需的物理測試晶圓周期數。Lam Research 還將其沉積和蝕刻工具構建為數字孿生，利用等離子體流模擬構建虛擬腔室，以幫助預測配方，同時最佳化腔室設計以確保整個晶圓的均勻性。

這些模擬工具已用於工藝視窗研究，以選擇具有最寬工藝視窗的背面接觸方案，同時研究每種方案如何影響奈米片電晶體的應力和應變。高深寬比刻蝕方案還使用虛擬環境來預測給定輸入掩模圖案的工具輸出刻蝕輪廓。將這些刻蝕輪廓與目標輸出輪廓進行比較，並給定一個距離，然後透過在數字孿生中進行進一步測試來最小化該距離。

在晶圓廠層面，Lam 還介紹了實現“無人值守”晶圓廠所需的工作。“無人值守”晶圓廠無需人工干預，因此可以隨時關閉燈光。裝置群需要以近乎即時的速度在虛擬孿生中進行協調，以協調裝置停機時間並最大限度地提高晶圓廠的生產力。裝置本身需要具備預測性維護的“自我意識”，使用內建的計量工具來檢測裝置在其整個生命週期內的校準和工藝漂移。對於“無人值守”晶圓廠，每臺裝置的目標應該是至少一年不間斷執行，無需人工干預，故障後自動恢復，並能夠自行請求維護。