晶片，怎麼辦？

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晶片行業對高效能有著“永不滿足的渴望”。

在去年年底的IEDM大會上，臺積電的 2 奈米邏輯平臺演示成為一大亮點。

臺積電N2 開發團隊負責人 Geoff Yeap 在 IEDM 座無虛席的觀眾面前強調了該代工廠 N2 平臺的每瓦效能。Yeap 代表 60 多位 2 奈米平臺論文的合著者表示：“技術進步不僅僅關乎效能。它關乎節能計算，這是移動、AI PC 和 AI 處理的關鍵支柱。”

臺積電在 2 奈米節點採用奈米片電晶體，取代自 16 奈米節點以來採用的基於 FinFET 的電晶體。

NS 平臺“以預計成本”滿足所有全節點 PPA（功率、效能和麵積）擴充套件指標。與之前的節點相比，速度提高了 15%，功率提高了 30%，面積提高了 1.15 倍。Yeap 表示，隨著風險製造的進行，2 奈米技術將在 2025 年下半年投入大批次生產。

圖 1.N2 具有用於 3DFabric 的 Cu RDL

需求顯然存在。

“自 2023 年第一季度生成式 AI 突破以來，AI 與 5G 先進移動和 HPC 一起點燃了整個行業對一流先進節能邏輯技術的無限需求，”Yeap 表示。

NanoFlex 是臺積電的術語，指的是混合針對性能、功率或密度進行最佳化的標準單元，從而實現 Yeap 所說的“CPU 的最佳組合”。“NanoFlex 是我們操縱技術以最低功耗獲得最高效能的能力。在效能要求不是最高的塊上，我們可以使用 NanoFlex（單元）來達到功率和密度目標。”Yeap表示。

尤其是 N2 電晶體在 0.6 Vdd 以下的低工作電壓下表現出色。“低 Vdd 下能效得到增強，速度提高了 20%。N2 技術的每瓦效能在 0.6 V 以下的低 Vdd 下明顯更好。”

Yeap 表示：“從頭到尾都進行了 3D 最佳化”，其中包括銅 (Cu) RDL 層，這是之前用於臺積電 3DFabric（該代工廠的 SoIC 3D 堆疊技術）的鋁 (Al) RDL 層的升級版。

2 奈米開發團隊提高了互連的能源效率，特別是線上路中間 (MoL)，如圖 1 所示。“透過材料和工藝創新改善柵極接觸電阻，使能源效率提高了 55%，線路中間的 R 和 C（電阻和電容）降低了 20%。”

RDL 金屬從鋁變為銅“效能更好。不再有 Cu-Al-Cu，現在全是銅。”

儘管近年來 SRAM 擴充套件有所停滯，Yeap 表示 N2 平臺的 SRAM 密度為每平方毫米 38.1 兆位元。相比之下，N5 代為 32 Mb/mm2。測試晶片包括 GPU、Serdes 和 256 兆位元 SRAM 密度，製造時“峰值良率達 95%，無需修復”，他說。

智慧手機作為“個人助理”

在週日關於邏輯未來的短期課程中，臺積電高階總監Lipen Yuan闡述了他對半導體行業如何在 2030 年實現一萬億美元收入的看法。“每十年都會出現一項新的創新，將行業推向新的水平。每一步都有一項創新，人工智慧將在 2022 年底騰飛。”

“人工智慧的能源效率是王道；它正在推動臺積電的所有決策。現在，能源和效能一樣重要，”臺積電先進技術業務開發高階總監Lipen Yuan表示。

GPU 和其他裝置推動了高效能計算 (HPC) 領域的發展，Lipen Yuan指出，人工智慧伺服器中使用的晶片的複合年增長率 (CAGR) 為 73%。 Nvidia 的 Blackwell GPU 採用臺積電的 N4P（4 奈米）工藝製造，門數為 1040 億個電晶體，而人工智慧也推動了高頻寬記憶體 (HBM3e)、網路交換矽片和多晶片封裝的發展。

儘管去年（2024 年）半導體行業的大部分增長來自 HPC/AI 領域，但Lipen Yuan表示，人工智慧將成為個人電腦、智慧手機、機器人和汽車恢復可觀增長率的推動力。個人電腦處理器必須使用強大的 NPU（神經處理單元）來處理不斷增加的推理處理工作負載。袁徵表示，配備人工智慧推理處理的智慧手機將成為我們的“個人助理，學習我們獨特的行為”，這將刺激 2024 年至 2028 年間人工智慧智慧手機領域增長 4 倍。

到 2030 年，90% 的汽車將配備自動駕駛 (ADAS) 功能。“人工智慧將改變汽車體驗，”Lipen Yuan說。

圖 2. GAA 電晶體比縮放 FinFET 具有更好的可變性。（來源：IEDM 的 Victor Moroz）

FinFET Vt 變化爆發

前沿邏輯電晶體正在轉向全柵極 (GAA) 架構，因為 FinFET 已經耗盡了能量（圖 2）。Synopsys 高階研究員 Victor Moroz 解釋說，鰭片寬度由光刻/蝕刻定義，1*sigma 變化量約為 0.6 奈米。“這種變化量可防止將標稱鰭片寬度縮小到 ~5.5 奈米以下，以避免低於 ~3.5 奈米的危險（圖案崩潰）區域。”

相比之下，GAA 通道厚度由更精確的外延工藝定義，1*sigma 變化量小於 0.2 奈米。此外，由於帶隙加寬，“純粹的量子效應”，閾值電壓 (Vt) 隨著鰭片寬度縮小而增加。” Moroz 表示，由於外延而不是光刻蝕刻可以更好地控制通道厚度，因此 GAA 電晶體的 Vt 變化更緊密。

英特爾代工廠高階研究員 Ashish Agrawal 在演講中指出，奈米片“從四個方向限制通道”。從某種意義上說，他說“奈米片之外沒有擴充套件空間。NS 是堆疊 FET 甚至 2D 材料通道的首選架構。”

Agrawal 專注於使奈米片電晶體超越迄今為止報道的最佳柵極長度，達到之前未報道的 3 奈米帶通道厚度 (Tsi)，而不會降低電子遷移率。在 6 奈米柵極長度下，英特爾研究團隊優化了源極和漏極結以及摻雜分佈，以實現最佳效能和短通道效應 (SCE)。奈米帶厚度在控制漏極誘導勢壘 (DIBL) 和其他效能限制因素方面發揮著重要作用。在更薄的通道中，超過 3 nm Tsi，表面散射現象會降低傳輸效能。

在 IEDM 上，臺積電研究人員報告稱，他們使用 CFET 構建了“第一個功能齊全的 3D 單片 CFET 反相器，其接觸間距為業界領先的 48 nm。”研究人員堆疊了 n-FET-on-p-FET 奈米片電晶體，並帶有背面接觸和互連，以提高效能和增加設計靈活性，S. Liao 說。圖 3 顯示了 2035 年的路線圖和 CFET 的引入。

圖 3. 來源：Sitaram Arkalgud，TEL，在 IEDM 2024 上的演講

背面供電

對於高階邏輯研究人員來說，晶圓和器件的背面就像是一片以前未開發的大陸，儘管工藝非常複雜。

比利時 imec 技術人員首席 Anne Vandooren 發表了演講，介紹了一款具有背面供電網路和背面觸點的 CFET 器件。透過使用 SOI 晶圓、晶圓鍵合和背面底部介電隔離 (BDI)，標準單元軌道的數量從五個減少到四個。

Vandooren 表示，透過在低溫 (<250°C) 下將載體晶圓對準熔融鍵合到器件晶圓，可以實現無空隙鍵合和高鍵合強度，從而實現晶圓背面 (BS) 的訪問。

CFET 的優勢在於，隨著 NFET 和 PFET 垂直堆疊，器件密度得到提高，在許多情況下使用公共柵極。在她的演講中，Vandooren 詳細介紹了兩種不同處理流程所需的工藝步驟，其中 BDI 方法的效能最佳。“雖然需要更復雜的處理，但 BDI 方法提供了出色的隔離效果，對接觸錯位具有更高的容忍度，並完全抑制了基板漏電流。”

在她關於邏輯未來的短期課程演講中，英特爾代工廠工藝技術開發首席工程師 Anupama Bowonder 表示，垂直堆疊裝置 (CFET) 的增加的複雜性確保了納米帶架構將在未來十年內一代一代地得到改進。Bowonder 概述了轉向 CFET 的挑戰，包括對準、鍵合、熱預算，以及確保電子和空穴遷移率“可比”。

“對於單片 CFET（堆疊的 N 和 P），我們需要激勵人們，這是行業的發展方向，”她說，並補充說，有了新的堆疊概念，行業仍然能夠提高效能和可靠性。

“摩爾定律永遠存在；CMOS 縮放絕對不會消失，”Bowonder 說。

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