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CDimension
英特爾、三星和臺積電等晶片製造巨頭都預見了這樣一個未來：矽電晶體的關鍵部件將被僅幾個原子厚度的半導體所取代。儘管它們已公佈了在這一目標上取得的進展，但人們普遍認為，這樣的未來至少還需要十多年才能到來。而如今，一家從麻省理工學院（MIT）拆分出來的初創公司認為，自己已經破解了大規模商業化生產二維半導體的技術難題，並預計晶片製造商能在上述時間的一半（即約5年）內將二維半導體整合到先進晶片中。
據悉，CDimension公司研發出了一種在矽基底上生長二硫化鉬（MoS₂，一種二維半導體）的工藝，其生長溫度足夠低，不會損壞下方的矽電路。這一工藝有望實現在現有矽電路上方整合二維電晶體層，並最終制造出由二維器件構成的多層三維晶片。
“很多人認為二維半導體仍停留在實驗室階段，”CDimension執行長兼聯合創始人Jiadi Zhu表示，“但CDimension已研發出專為二維材料生長設計的專有工具…… 而且我們已經解決了二維材料在諸多關鍵領域的問題 —— 包括晶圓級均勻性、器件效能及差異性、器件可靠性，以及與矽製造工藝的相容性。” 他認為，綜合來看，二維半導體已準備好進入工業化發展階段。
CDimension的大部分計劃都依託於其一項專有工藝 —— 該工藝能在僅約200攝氏度的溫度下，在矽及其他基底的整個300毫米晶圓上生長出單層二硫化鉬（MoS₂）。二維材料透過化學氣相沉積法形成：汽化的前驅體化學物質在表面發生反應，從而在表面形成塗層。但通常來說，製備二維材料的反應需要1000攝氏度以上的高溫，這樣的溫度會損壞製造電晶體所需的底層結構。如今，研究人員透過先單獨沉積二維半導體，再小心翼翼地將其轉移到矽晶圓上的方式來規避這一問題。而CDimension的系統能夠直接在矽晶圓上生長這種材料，且不會造成損壞。
二維半導體業務
目前，這家初創公司的部分業務是運送已生長有二維材料的矽晶圓，供客戶評估並用於製造器件。此外，客戶也可以將已加工、帶有矽電路或矽結構的晶圓送至該公司，CDimension會在其上方生長二硫化鉬（MoS₂）或其他二維材料，之後將晶圓返還給客戶，便於客戶將二維器件層與自身的矽電路整合。
CDimension
後者或許會成為二維半導體首次進入工業領域的切入點。“我們正在展示矽與二維材料結合的可能性，”Jiadi Zhu表示，“但二維材料也可能用於高縮放邏輯器件，這會是下一步目標。”
2024年12月的IEEE國際電子器件會議（IEDM）上，英特爾、三星、臺積電等晶片製造商公佈了相關研究 —— 計劃在未來的電晶體中，用二硫化鉬（MoS₂）及其他二維半導體替代矽奈米片。同一會議上，Jiadi Zhu及其來自IEEE會士Tomás Palacios和Jing Kong（均為麻省理工學院實驗室研究人員）團隊的同事展示了一項成果：透過低溫合成技術，能夠製造出具有多層堆疊溝道的二硫化鉬電晶體，其結構類似奈米片電晶體（Palacios是 CDimension的戰略顧問，https://ieeexplore.ieee.org/document/10873441）。該團隊預測，透過縮小器件尺寸，這類器件在功耗、效能和佔用面積方面，能夠達到甚至超過未來10A（1奈米）工藝節點的要求。
Jiadi Zhu表示，採用二維半導體的一大核心動因是降低功耗。電晶體在導通（動態功耗）和關斷（靜態功耗）時都會產生能量損耗。由於二維電晶體的厚度僅0.6奈米多一點，其特性使其能夠以約為當前矽器件一半的電壓工作，從而節省動態功耗。而在電晶體關斷時，最需要關注的是漏電流問題。二硫化鉬的帶隙是矽的兩倍多，這意味著電荷要在器件中洩漏需要消耗多得多的能量。朱佳迪稱，使用CDimension材料製造的器件，能耗可低至矽器件的千分之一。
除了作為電子導電（n型）半導體的二硫化鉬，這家初創公司還提供硒化鎢（一種p型半導體）以及六方氮化硼等二維絕緣薄膜。如果二維半導體要在未來的CMOS晶片中佔據主導地位，這些材料的組合將是必不可少的。
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