臺積電大力發展的SoW，是什麼？

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臺積電正積極研發先進封裝技術“晶圓系統（SoW：system over wafer）”，將超大規模、超高速系統整合在直徑300毫米的大尺寸矽晶圓或相同直徑的圓盤狀載體（支撐體）上。SoW透過將多個矽片或微型模組以二維矩陣排列，兼具超大規模、超高速的運算能力、高速、高密度的資料傳輸，以及降低功耗。

將“InFO”技術應用於低成本、高效能大封裝

SoW技術的起源，在於臺積電針對移動處理器所研發的小型化、薄型化封裝技術“InFO（Integrated Fan-Out）”，俗稱“FO-WLP（Fan Out-Wafer Level Package）”。

2020年前後，臺積電為高效能大規模邏輯（FPGA、GPU等）提供了“CoWoS（晶圓上晶片）”封裝技術，該技術利用矽中間基板（Si interposer）實現矽片（水平排列的晶片）之間的高密度連線。與此同時，臺積電還準備並量產了“InFO_oS（晶圓上晶片）”封裝技術，該技術利用InFO技術實現矽片之間的高密度連線，作為高效能大規模邏輯的低成本封裝。

InFO_oS 的優勢在於尺寸擴充套件相對容易，並且透過為封裝基板選擇 InFO 的 RDL，可以製作超多層佈線板。2018 年開始量產尺寸為光罩尺寸 1.5 倍的 InFO_oS。

InFO_SoW是InFO技術在大型晶圓尺寸封裝中的應用

InFO_SoW 是將 InFO_oS 的基板尺寸（RDL 尺寸）擴充套件至直徑 300 毫米的矽晶圓尺寸。InFO 的精細高密度再分佈層 (RDL) 擴充套件至晶圓尺寸，並將眾多矽芯片面朝下（矽晶片的電路面朝向 RDL）放置在 RDL 上。將電源模組和包含輸入/輸出 IC 的聯結器安裝在放置矽晶片的 RDL 背面，即可形成系統模組。

InFO_SoW 的基本結構。KGD被佈置在直徑約 300 毫米的 RDL 上。RDL 基於六層佈線，設計規則截然不同：矽片側三層為 5/5μm（寬度/間距），另一側三層為 15/20μm（寬度/間距）。散熱採用水冷，據稱可承受約 7,000W 的功耗。

人工智慧硬體開發商 Cerebras Systems（以下簡稱 Cerebras）已將 InFO_SoW 技術應用於其深度學習加速器“WSE（晶圓級引擎）”。WSE 技術概述於 2019 年 8 月舉行的高效能處理器技術國際會議 Hot Chips 上釋出，並在高效能處理器開發界引起了轟動。該公司還於 2019 年 8 月 19 日在新聞稿中正式宣佈了 WSE 的開發。

這是 Cerebras Systems 開發的深度學習加速器 Cerebras WSE（晶圓級引擎）的外部照片。其面積高達 46,225 平方毫米（215 平方毫米）。這是安裝電源模組和冷卻板之前的狀態。左下角的照片展示了另一家公司頂級 GPU 的封裝。矽片面積為 815 平方毫米

臺積電的 InFO_SoW 與 Cerebras 的 WSE 之間的區別

InFO_SoW 技術和 WSE 技術並不完全相同。最大的區別在於它們處理矽片的方式。InFO_SoW 技術假設晶片為小晶片，將許多使用不同製造技術製造的微型晶片（已確認良好的微型晶片）安裝在晶圓大小的 RDL 上。而 WSE 技術則在直徑為 300 毫米的矽晶圓上一次性製造 84 個微型晶片。這 84 個微型晶片透過劃線連線，整體形狀呈方形。

在 AI 處理器核心級對所有微型晶片進行測試後，會在微型晶片表面形成連線微型晶片之間以及處理器核心之間的佈線（將成為 RDL 的一部分）。這種佈線至關重要。測試中被判定為有缺陷的核心將被移除，並替換為冗餘核心（在測試中被判定為良好）。換句話說，預計在測試後才能確定 RDL 中微型晶片表面側的佈線佈局。

測試中檢測到的故障核心透過佈線與冗餘核心互換。左側為未檢測到故障核心的情況。冗餘核心（頂行）未使用。右側為檢測到故障核心的情況。故障核心與冗餘核心透過改變佈線佈局進行互換

這只是猜測，但他們可能會製作一塊略大於微型晶片組的方形 RDL 板，或者將預製的 RDL 板連線到微型晶片組上。RDL 板的尺寸為 215 毫米見方，其外接圓直徑為 304 毫米，略大於 300 毫米晶圓。Cerebras 釋出的 WSE 照片包含 RDL 板，上面有許多通孔。這些通孔被認為是用來機械連線上下電源模組、聯結器和冷卻板的。

比較了 InFO_SoW 和 WSE 技術的結構。為了便於比較，WSE 技術的結構圖被上下顛倒

InFO_SoW 在 WSE 的三代產品中繼續使用

Cerebras 在 2019 年 8 月釋出 WSE 之後，又於 2021 年 4 月釋出了第二代晶圓級處理器 WSE-2，並於 2024 年 5 月釋出了第三代晶圓級處理器 WSE-3。兩代產品均採用臺積電的 InFO_SoW 技術，WSE 的尺寸（215 平方毫米）和晶片數量（84 個）保持不變。

最大的區別在於矽晶片的製造技術。第一代採用 16nm 工藝，對於 2019 年來說相當適中。2021 年釋出的第二代 WSE-2 將微型化提升到了一個新的水平，並採用了 7nm 工藝。2024 年釋出的第三代 WSE-3 選擇了 5nm 工藝，進一步實現了微型化。因此，第三代的電晶體數量增加到 4 萬億，是第一代 1.2 萬億的 3.3 倍多。

Cerebras 開發的 WSE 概述

較短的垂直電源線有助於穩定電壓並降低功耗

Cerebras三代WSE都採用了300mm晶圓InFO_SoW技術，這體現出直徑大於300mm的晶圓並不存在，目前終極的大規模電路模組是InFO_SoW技術。

其基本效能是，與採用中間基板的多晶片模組 (MCM) 相比，矽片間的佈線寬度/間距減少一半，佈線密度增加一倍，單位長度的資料傳輸率增加一倍。最大的區別在於電源阻抗，僅為 MCM 的 1/33。這是因為，原則上，215 毫米見方的 RDL 層的整個背面都可以在電源模組中佈局，而且由於電源佈線是垂直（縱向）的，因此佈線長度極短。低電源阻抗對穩定電源電壓和降低功耗貢獻巨大。