1.4nm正式亮相，臺積電更新路線圖

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今天，臺積電在美國舉辦了tsmc symposium 2025，會上他們釋出了一系列新技術，並對路線圖做了更新。值得一提的是，公司第二代GAA工藝14A也首次曝光。

臺積電表示，A14代表了臺積電業界領先的N2工藝的重大進步，旨在透過提供更快的計算速度和更高的能效來推動人工智慧（AI）轉型。此外，它還有望透過提升智慧手機的內建AI功能，使其更加智慧。根據臺積電的規劃，A14計劃於2028年投產，目前開發進展順利，良率已提前實現。

臺積電指出，與即將於今年晚些時候量產的 N2 工藝相比，A14 將在相同功耗下實現高達 15% 的速度提升，或在相同速度下降低高達 30% 的功耗，同時邏輯密度將提升 20% 以上。臺積電憑藉其在奈米片電晶體設計與技術協同最佳化方面的經驗，正在將其 TSMC NanoFlex 標準單元架構升級為 NanoFlex Pro，從而實現更高的效能、能效和設計靈活性。

臺積電董事長兼執行長魏哲家博士表示：“我們的客戶始終著眼於未來，而臺積電的技術領導力和卓越的製造能力為他們提供了可靠的創新路線圖。臺積電的尖端邏輯技術（例如 A14）是連線物理世界和數字世界的全面解決方案的一部分，旨在釋放客戶的創新潛能，推動人工智慧的未來發展。”

除了A14之外，臺積電還首次推出了新的邏輯、特殊工藝、先進封裝和3D晶片堆疊技術，這些技術為高效能計算（HPC）、智慧手機、汽車和物聯網（IoT）等廣泛的技術平臺做出了貢獻。這些產品旨在為客戶提供一整套互聯技術，以推動其產品創新。它們包括：

高效能計算

臺積電持續推進其晶圓上晶片基板 (CoWoS) 技術，以滿足人工智慧對更多邏輯和高頻寬記憶體 (HBM) 的持續需求。公司計劃於 2027 年實現9.5 reticle size CoWoS 的量產，將 12 個或更多 HBM 堆疊與臺積電領先的邏輯技術整合在一個封裝中。繼 2024 年展示其革命性的晶圓上系統 (TSMC-SoW) 技術後，臺積電又推出了基於CoWoS 的產品SoW-X，旨在建立一個晶圓大小的系統，其計算能力是現有 CoWoS 解決方案的 40 倍。量產計劃於 2027 年實現。

臺積電提供一系列解決方案，以增強其邏輯技術的強大計算能力和效率。這些解決方案包括與臺積電緊湊型通用光子引擎 (COUPE) 的矽光子整合、用於 HBM4 的 N12 和 N3 邏輯基片，以及用於人工智慧的全新整合電壓調節器 (IVR)，與電路板上單獨的電源管理晶片相比，其垂直功率密度提高了 5 倍。

手機

臺積電正利用其最新一代射頻技術N4C RF ，支援邊緣裝置上的人工智慧 (AI) 及其對高速、低延遲無線連線的需求，以傳輸海量資料。與 N6RF+ 相比， N4C RF 的功耗和麵積減少了 30%，非常適合將更多數字內容封裝到射頻片上系統 (RF) 設計中，以滿足 WiFi8 和 AI 功能豐富的真無線立體聲等新興標準的要求。該技術計劃於 2026 年第一季度投入風險生產。

汽車

高階駕駛輔助系統 (ADAS) 和自動駕駛汽車 (AV) 對計算能力提出了嚴苛的要求，同時又不犧牲汽車級的質量和可靠性。臺積電正以最先進的N3A工藝滿足客戶需求，該工藝已透過 AEC-Q100 一級認證的最終階段，並持續改進缺陷，以滿足汽車百萬分率 (DPPM) 的要求。N3A 工藝已開始應用於汽車生產，為未來軟體定義汽車注入了全套技術。

物聯網

隨著日常電子產品和家用電器紛紛採用人工智慧功能，物聯網應用正在承擔更繁重的計算任務，同時電池續航能力卻依然捉襟見肘。臺積電此前宣佈的超低功耗 N6e 工藝現已投入生產，該公司正瞄準N4e 工藝，繼續突破未來邊緣人工智慧的能效極限。

1.4nm 技術：

第二代 GAA 電晶體，沒有背面供電

如上文報道，臺積電透露，新節點將採用其第二代環柵 (GAA) 奈米片電晶體，並將透過 NanoFlex Pro 技術提供更大的靈活性。臺積電預計A14 將於 2028 年投入量產，但不支援背面供電。支援背面供電的 A14 版本計劃於 2029 年推出。

臺積電業務發展與全球銷售高階副總裁兼副營運長Kevin Zhang表示：“A14 是我們全節點的下一代先進矽技術。” “如果從速度來看，與 N2 相比，其速度提高了 15%，功耗降低了 30%，邏輯密度是整體晶片密度的 1.23 倍，或者至少是混合設計的 1.2 倍。所以，這是一項非常非常重要的技術。”

臺積電的 A14 是一種全新的製程技術，基於該公司的第二代 GAAFET 奈米片電晶體和新的標準單元架構，以實現效能、功耗和微縮優勢。

臺積電預計，與 N2 相比，A14 將在相同的功耗和複雜度下實現 10% 至 15% 的效能提升，在相同的頻率和電晶體數量下降低 25% 至 30% 的功耗，並在混合晶片設計和邏輯電路中提高 20% 至 23% 的電晶體密度。由於 A14 是一個全新的節點，因此與 N2P（利用 N2 IP）以及A16（採用背面供電的 N2P）相比，它將需要新的 IP、最佳化和 EDA 軟體。

與 A16（以及 N2 和 N2P）不同，A14 缺乏超級電源軌 (SPR) 背面供電網路 (BSPDN)，這使得該技術能夠瞄準那些無法從 BSPDN 獲得實際優勢的應用——但這需要額外成本。許多客戶端、邊緣和專業應用可以利用臺積電第二代 GAA 奈米片電晶體帶來的額外效能、更低功耗和電晶體密度，但這些應用不需要密集的電源佈線，傳統的正面供電網路即可滿足需求。

Kevin Zhang表示：“這項技術還採用了臺積電的NanoFlex Pro技術，[這實際上]是一種設計技術協同最佳化（DTCO）技術，允許設計人員以非常靈活的方式設計產品，從而實現最佳的功率效能優勢。這項技術將於2028年投入生產。該技術的第一個版本沒有背面供電軌。”

當然，臺積電瞭解開發高效能客戶端和資料中心應用的客戶的需求，因此計劃在2029年推出支援SPR背面供電的A14。目前，該公司尚未透露該製程技術的具體名稱，但可以合理地預期它將被稱為A14P，遵循臺積電的傳統命名法。展望未來，預計 A14 將在 2029 年之後推出其最高效能版本 (A14X) 和成本最佳化版本 (A14C)。

如上所述，臺積電 A14 系列工藝技術的關鍵優勢之一是該公司的 NanoFlex Pro 架構，該架構將使晶片設計人員能夠微調電晶體配置，以實現針對特定應用或工作負載的最佳功率、效能和麵積 (PPA)。使用非 Pro FinFlex，開發人員可以在一個模組內混合搭配來自不同庫（高效能、低功耗、面積高效）的單元，以最佳化效能、功率和麵積。臺積電尚未披露NanoFlex與 NanoFlex Pro 之間的明確技術細節，因此我們只能猜測新版本是否允許對單元（甚至電晶體）進行更精細的控制，或者它是否會提供更好的演算法和軟體增強功能，以便更快地探索和最佳化電晶體級的權衡。

臺積電計劃在 2028 年投產基於 A14 製程技術的晶片，但並未透露是否會在今年上半年或下半年開始量產。考慮到 A16 和 N2P 將於 2026 年下半年（即 2026 年底）開始大規模生產，而晶片將於 2026 年上市，我們推測 A14 的目標生產時間是 2028 年上半年——有望滿足下半年推出的客戶應用需求。

3nm 進展：

N3P 已投入生產，N3X 進展順利

臺積電本屆大會的另一個重點是3nm的更新。

臺積電透露，公司計劃於2024年第四季度開始生產基於效能增強型N3P（第三代3奈米級）工藝技術的晶片。N3P是N3E的後續產品，主要面向需要增強效能並保留3奈米級IP的客戶端和資料中心應用。N3X將於今年下半年取代該技術。

臺積電的N3P是N3E的光學微縮工藝，它保留了設計規則和 IP 相容性，同時在相同漏電流下效能提升 5%，或在相同頻率下功耗降低 5% 至 10%，並且對於典型的邏輯、SRAM 和模擬模組混合設計，電晶體密度提升 4%。由於 N3P 的密度增益源於改進的光學器件，它能夠在所有晶片結構上實現更好的擴充套件，尤其有利於大量使用 SRAM 的高效能設計。N3P 現已投入生產，因此該公司目前正在為其主要客戶基於該技術開發產品。

但面向高效能應用的 3nm 級工藝技術時代並不止於 N3P，緊隨該節點之後的是 N3X。

與 N3P 相比，N3X 有望在相同功率下將最大效能提高 5%，或在相同頻率下將功耗降低 7%。然而，與 N3P 相比，N3X 的主要優勢在於它支援高達 1.2V 的電壓（對於 3nm 級技術來說，這是極限值），這將為需要它的應用程式（即客戶端 CPU）提供絕對最大頻率 (Fmax)。Fmax 的代價是：漏電功率高達 250%——因此，晶片開發人員在構建基於 N3X 且電壓為 1.2V 的設計時必須小心謹慎。 N3X晶片預計將於今年下半年實現量產。

臺積電業務發展與全球銷售高階副總裁兼副營運長Kevin Zhang表示：“N3P 於去年年底（2024 年）開始量產。我們將繼續增強我們的 3 奈米技術。我們的策略是，在推出新節點後，我們會繼續進行增強，以便我們的客戶能夠獲得技術擴充套件帶來的好處。我們認識到，對於我們的客戶來說，進入[新]節點是一項重大投資，例如在生態系統中開發 IP。因此，我們希望我們的客戶能夠在每個新節點上繼續從他們的投資中獲得更多收益，但同時，我們也在產品層面為他們提供增強功能。”

臺積電傾向於在一個工藝開發套件中提供多種工藝技術迭代（例如 N5、N5P、N4、N4P、N4C）。一方面，這使得該公司能夠儘可能長時間地使用昂貴的裝置；另一方面，這也使其客戶能夠儘可能長時間地重複使用其 IP。因此，N3P 和 N3X 理所當然地成為 N3 系列生產節點的補充。

雖然技術愛好者的目光都集中在臺積電依賴於全柵（GAA）奈米片電晶體的2nm 級製造工藝上，但未來幾個季度將上市的絕大多數用於客戶端應用的先進處理器（包括下一代 iPhone、iPad 和 Mac）將採用臺積電的 N3 系列工藝技術製造。

邏輯路線圖更新

可以想象，人工智慧如今正推動著半導體行業的發展，這與過去二十年智慧手機的發展如出一轍。不同之處在於，人工智慧正以驚人的速度消耗著尖端矽片，這對半導體行業來說是一件好事。雖然人工智慧非常注重效能，但它也必須對功耗敏感。這使得臺積電憑藉多年來為智慧手機和其他電池供電裝置製造移動SoC的優勢，佔據了非常有利的地位。

在演講中，臺積電Kevin Zhang首先談到了人工智慧革命，以及人工智慧將如何融入從雲端到邊緣的幾乎所有電子裝置，並將催生出許多新的應用。我個人認為，人工智慧將以與智慧手機類似的方式改變世界，但規模要大得多。

不久前，半導體行業達到1萬億美元的說法似乎還只是個夢想。對於像我這樣的行業觀察家來說，這麼說是一回事，但臺積電真的這麼做，那就完全是另一回事了。根據我對半導體生態系統的觀察，我幾乎毫不懷疑，這一定會實現。

臺積電路線圖有一些細微的變化。路線圖已延長至2028年，增加了N3C和A14。N3C是一個壓縮版本，這意味著良率學習曲線已經到了可以進一步最佳化工藝密度的階段。

A14 無疑將成為此次活動的一大焦點。A14 是臺積電的第二代奈米片電晶體，與 N2 相比，它被認為是一個全節點 (PPA)：在相同功率下速度提升 10-15%，在相同速度下功耗降低 25-30%，邏輯密度提升 1.2 倍。A14A 的首代產品沒有背面供電。N2 也是如此，隨後是配備了超級電源軌 (SPR) 的 A16。A14 的 SPR 預計將於 2029 年推出。

臺積電 16A 的規格也進行了更新。16A 是 SPR 的首個版本，旨在降低電壓降並提高邏輯密度。其電晶體連線位於背面。SPR 旨在針對 AI/HPC 設計，改進訊號路由和功率傳輸。A16 有望於 2026 年下半年投入生產。與 N2P 相比，A16 在相同功率下速度提升 8-10%，在相同速度下功耗降低 15-20%。

據我所知，臺積電 N2 的良率相當不錯，有望在今年晚些時候投產。最大的問題是誰會成為第一個出貨 N2 產品的客戶？通常是蘋果，但坊間傳言今年的 iPhone 將再次使用 N3。我已經有一部 N3 iPhone，所以如果真是這樣，我寧願跳過這一代。如果蘋果今年推出基於 N2 的 iPhone Max Pro，那也算我一份！

臺積電 N2P 也有望在 2026 年下半年投入生產。與 N3E 相比，N2P 具有以下優勢：在相同功率下速度提升 18%，在相同速度下功耗降低 36%，密度提高 1.2 倍。

關於 N2 最有趣的事情是 N5、N3 和 N2 之間流片數量的快速增長。這確實令人震驚。鑑於臺積電 N3 在客戶流片方面取得了壓倒性勝利，我曾一度懷疑我們能否再次看到這樣的成功，但現在我們做到了。同樣，過去移動領域是早期流片的驅動力，但現在我們也有 AI/HPC 的驅動力。

最後，正如 Kevin 所說，臺積電 N3 是目前規模化 FinFET 技術中最新也是最好的，之前有 N3、N3E、N3P、N3X、N3A，現在還有 N3C。然而，N2 的流片量在第一年就超過了 N3，第二年更是超過了 N3。簡直太神奇了。我想問題是，誰沒有使用臺積電 N2 呢？

封裝走向舞臺中心

在臺積電當前的技術路線圖中，封裝的地位越來越重要，也正在走向舞臺中心。

臺積電的先進封裝技術已遠遠超越瞭如今已為人熟知的2.5D中介層技術。下圖由臺積電提供，用於展示其3DFabric技術組合的構成要素。臺積電表示，電晶體技術與先進封裝整合技術相輔相成，為客戶提供完整的產品級解決方案。

左側是堆疊或晶片級/晶圓級整合的選項。SoIC-P（下圖）採用微凸塊技術，可將間距降至 16 微米。使用無凸塊技術（SoIC-X），可以實現幾微米的間距。臺積電最初採用 9 微米工藝，目前已投入 6 微米量產，並將進一步改進，從而實現類似單片的整合密度。

對於 2.5/3D 整合，有很多選擇。晶圓上晶片 (CoWoS) 技術既支援常見的矽中介層，也支援 CoWoS-L，後者使用帶有區域性矽橋的有機中介層實現高密度互連。CoWos-R 則提供純有機中介層。

整合扇出 (InFO) 技術於 2016 年首次應用於移動應用。該平臺現已擴充套件至支援汽車應用。

還有更新的晶圓系統 (TSMC-SoW) 封裝。這項技術將整合規模拓展至晶圓級。其中一種是先晶片 (SoW-P) 方法，即將晶片放置在晶圓上，然後構建整合式 RDL 將晶片連線在一起。另一種是後晶片 (SoW-X) 方法，即先在晶圓級構建中介層，然後將晶片放置在晶圓上。最後一種方法可以實現比標準光罩尺寸大 40 倍的設計。

人工智慧的高效能計算顯然是先進封裝技術的主要驅動力。下方第一張由臺積電提供的圖表展示了當今典型的人工智慧加速器應用，該應用透過矽中介層將單片SoC與HBM儲存器堆疊整合在一起。下圖展示了此類架構即將實現的一些重大改進。

單片SoC現已被3D晶片堆疊取代，以滿足高密度計算需求。HBM儲存器堆疊與RDL中介層整合。整合矽光子技術也將成為設計的一部分，以提高通訊頻寬和功耗。整合穩壓器也將有助於最佳化此類應用的功耗。

關於功率最佳化，未來的AI加速器可能需要數千瓦的功率，這對封裝內的功率傳輸提出了巨大的挑戰。整合穩壓器將有助於解決此類問題。臺積電開發了一種高密度電感器，這是開發此類穩壓器所需的關鍵元件。因此，單片PMIC加上該電感器可以提供5倍的功率傳輸密度（相對於PCB級）。

即將出現的許多激動人心的新技術都需要本文討論的所有封裝創新。增強現實眼鏡就是一個新產品的例子，它將需要所有這些創新。這類裝置需要的元件包括超低功耗處理器、用於 AR 感知的高解析度攝像頭、用於程式碼儲存的嵌入式非易失性儲存器 (eNVM)、用於空間計算的大型主處理器、近眼顯示引擎、用於低延遲射頻的 WiFi/藍牙，以及用於低功耗充電的數字密集型電源管理積體電路 (PMIC)。這類產品將為複雜性和效率設定新的標準。

雖然自動駕駛汽車備受關注，但人形機器人的需求也備受關注。臺積電提供了下圖，以說明所需的大量先進矽片。而將所有這些晶片整合到高密度、高能效的封裝中的能力也至關重要。