英特爾關鍵一戰：18A工藝，細節全面披露

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英特爾在 VLSI 2025 研討會上發表了一篇關於其 18A（1.8 奈米級）製造工藝的論文，將所有關於該製造技術的資訊整合到一份檔案中。預計新的 18A 生產節點將在功耗、效能和麵積方面較上一代產品有顯著提升，密度提升 30%，效能提升 25%，功耗降低 36%。

但或許更重要的是，Intel 18A 將是英特爾多年來首個與臺積電尖端技術正面交鋒的製程技術，屆時兩者均將於今年下半年投入量產。

對此，Tomshardware作者Anton Shilov撰文對其進行了深入總結，我們摘譯如下。

PPA優勢

英特爾的 18A 工藝節點專為客戶端和資料中心應用領域的各種產品而設計，首款採用該工藝的英特爾產品將是 Panther Lake CPU，該 CPU 將於今年晚些時候正式釋出。為了滿足不同的應用需求，英特爾 18A 提供了兩種庫：高效能 (HP) 庫；單元高度為 180 奈米 (180CH)；以及高密度 (HD) 庫，單元高度為 160 奈米 (160CH)，適用於低功耗應用。

英特爾表示，與Intel 3相比，其 18A 製造技術性能提升了 25%。在執行典型的 Arm 核心子模組（使用 1.1 版本的 180CH HD 庫實現）時，該技術無需增加電壓或電路複雜度即可實現這一目標。在相同時鐘頻率和 1.1V 電壓下執行時，與Intel 3上的相同設計相比，該技術功耗降低了 36%。在 0.75V 的低電壓下，18A 工藝速度提升了 18%，能耗降低了 38%。此外，採用 18A 工藝製造的設計比採用Intel 3的設計佔用面積減少了約 28%。

在比較Intel 3和 18A 的電壓時，有一個主要問題。前者支援 <0.6V、0.75V、1.1V 和 1.3V，這使其特別適合資料中心裝置。這類工作負載在要求峰值效能時，需要跨越數十個核心，爆發到高時鐘頻率。然後，它需要降頻到低功耗狀態以節省電量。相比之下，18A 似乎支援 0.4V、0.75V 和 1.1V，這對於客戶端 PC 和資料中心 CPU 來說非常好，但對於需要最高時鐘速度的處理器來說可能並不理想。然而，Intel 18A 的其他優勢可能會彌補絕大多數應用程式缺乏 1.3V 支援的缺陷（稍後會詳細介紹）。

至於 SRAM，Intel 18A 工藝包含一個高密度 SRAM 位單元，尺寸為 0.021 µm²，相當於 SRAM 密度約為 31.8 Mb/mm²。這比Intel 4中使用的 0.024 µm² 位單元有了顯著提升。這使得Intel 18A 在 SRAM 密度方面與臺積電的 N5 和 N3E 節點相當。然而，臺積電即將推出的 N2 工藝更進一步，將位單元尺寸縮小至約 0.0175 µm²，並實現了約 38 Mb/mm² 的更高密度。

英特爾的 18A 架構依賴於該公司的第二代 RibbonFET環柵 (GAA) 電晶體，以及PowerVia 背面供電網路 (BSPDN)。下文我們將詳細探討英特爾是如何實現 GAA 電晶體和 BSPSN 的。

帶狀場效應電晶體

在 GAA 電晶體中，柵極完全包裹溝道，與僅在三面包裹的 FinFET 相比，可提供更出色的靜電控制。這種架構使工程師能夠透過調整總有效溝道寬度 (Weff) 來精細調整器件特性，以實現高效能或低功耗。這通常透過改變堆疊奈米片的寬度和數量來實現。更多奈米片以及更寬的奈米片可以提高驅動電流和效能，但會降低功耗；而更少或更窄的奈米片則會降低效能和功耗。

英特爾的 18A RibbonFET 電晶體採用四條奈米帶（nanoribbons），支援八個不同的邏輯閾值電壓 (VT)——NMOS 四個，PMOS 四個——跨度為 180mV。這種 VT granularity是透過基於偶極子的功函式調節實現的，這種方法可以在不改變電晶體物理尺寸的情況下精確控制其行為。考慮到 GAA 電晶體結構（例如 RibbonFET）中嚴格的空間限制，這種方法尤為重要，因為傳統的摻雜調整等方法在這類結構中受到限制。

英特爾論文中的圖表顯示，儘管 VT 範圍如此之廣，電晶體仍展現出強大的電氣特性，包括陡峭的亞閾值斜率以及在 Id-Vg 和 Id-Vd 曲線上表現良好的驅動電流。這些結果證實，英特爾成功地在整個 VT 範圍內保持了器件效能和控制，從而支援靈活的電路設計選擇，在同一工藝中平衡頻率、功率和漏電。

PowerVia

英特爾的 PowerVia 背面供電網路 (BSPDN) 將供電從晶片頂部金屬層遷移至背面，從而在電源和訊號線路之間實現物理隔離。該技術解決了諸如後端製程 (BEOL) 層垂直連線電阻上升等問題，從而提高了電晶體效率並降低了功耗。此外，它還能防止電源干擾導致的訊號衰減，並允許更緊密地封裝邏輯元件，從而提高整體電路密度。

英特爾的 PowerVia 技術將電源輸送至電晶體觸點，相比臺積電的 Super Power Rail（將於 2026 年下半年與 A16 一同推出）而言，其複雜程度略低，後者直接連線每個電晶體的源極和漏極。除了 BSPDN 技術外，英特爾還採用了其新型高密度金屬-絕緣體-金屬 (MIM：metal-insulator-metal) 電容器，以增強電源穩定性。

英特爾現已披露其背面電源佈線的主要優勢。首先，PowerVia 將電晶體密度提高 8% 至 10%，這在 18A 工藝使電晶體密度相比Intel 3 增加 1.3 倍的過程中起到了相當大的作用。其次，得益於改進的金屬化技術和超低 k 電介質的使用，18A 工藝的正面金屬層的阻容 (RC) 效能比Intel 3 提高了約 12%，過孔電阻降低了 24% 至 49%。第三，與Intel 3 相比，18A 的 PowerVia 將電壓下降（Intel 3 的最壞情況）降低了多達 10 倍。最後，BSPDN 簡化了晶片設計，因為它簡化了訊號和電源線的佈線。

由於PowerVia是業界首個量產的背面供電網路（BSPDN），英特爾還展示了其可靠性測試結果，證明了其長期耐用性和晶片封裝互動（CPI）效能。

根據 JEDEC 標準的 TQV 測試，PowerVia 零故障通過了多項應力條件測試，包括在 110°C 和 85% 溼度下進行 275 小時的高加速應力測試、在 165°C 下長達 1000 小時的延長高溫烘烤測試，以及在 -55°C 至 125°C 範圍內進行 750 次溫度波動測試。這些結果證實，PowerVia 能夠承受惡劣的工作環境，且不會損害結構或電氣完整性。

除了 CPI 可靠性之外，英特爾還評估了 PowerVia 對 SRAM 老化和效能穩定性的影響。在相當於 1000 小時高溫執行的條件下，SRAM 陣列保持了穩定的最小工作電壓 (Vmin)，並留有餘量，未出現效能下降的跡象。這表明 PowerVia 不會對敏感的片上儲存器產生負面影響，並且足夠堅固，能夠在長時間負載下支援數字邏輯和嵌入式 SRAM。總而言之，這些發現旨在肯定 PowerVia 已準備好部署在高效能、長生命週期計算平臺上。

可製造性

Intel 18A除了提升效能、降低功耗、實現更高的電晶體密度之外，還簡化了生產流程，簡化了晶片設計。

透過將電力輸送移至背面，英特爾無需正面電網，結合直接 EUV 圖案化技術，減少了光罩總數，並簡化了前端金屬工藝。透過使用尺寸經過定製調整的低氮吸收層光罩，英特爾還實現了 M0–M2 金屬層的單次 EUV 圖案化。底層金屬層的簡化降低了工藝複雜性，並有助於抵消基於成熟低成本製造技術新增額外背面金屬層的成本。因此，整體設計流程變得更加簡單、成本更低。

此外，18A PowerVia 的背面金屬層設計具有低電阻和高導熱性，有助於管理 GAA 電晶體更高的功率密度。此外，載體晶圓鍵合也經過最佳化，可透過背面散熱，從而解決高效能電晶體帶來的散熱挑戰。最後，PowerVia 與 Foveros 和 EMIB 等先進封裝方法相容，儘管我們已經從 Panther Lake 使用 18A Tile 和 Foveros 3D 的事實中瞭解到了這一點。

總而言之，在本文中，英特爾對其 18A 工藝節點進行了全面的技術概述，重點介紹了其架構、效能和可製造性方面的改進，這些改進使其能夠與臺積電即將推出的 N2 工藝相媲美。18A 工藝引入了英特爾第二代 RibbonFET (GAA) 電晶體和業界首個可量產的背面供電網路 PowerVia。

這些創新共同實現了與Intel 3 相比高達 25% 的效能提升或 36% 的功耗降低，同時電晶體密度也提高了約 30%。

英特爾的 PowerVia 可使密度提高 8–10%，金屬層的 RC 改善 12%，電壓下降降低 10 倍。

新節點還通過了嚴格的 JEDEC 可靠性測試，包括 1000 小時高溫老化和廣泛的熱迴圈，以驗證其可用於需要長期工作的設計。此外，英特爾使用 M0-M2 的單程 EUV 工藝進一步簡化了前端圖案化，從而減少了掩模數量並簡化了設計。

然而，18A 是否能幫助英特爾恢復其品牌的光彩仍有待觀察，因為該公司仍在艱難前行。

Intel 14A，下一個目標

按照英特爾在Foundry Direct 2025 大會上的介紹，在18A之後，公司即將推出的 14A 工藝節點（計劃於 2027 年進行風險生產）。英特爾表示，14A 節點的效能功耗比將比 18A 節點提升 15% 至 20%，這可以透過更高的時鐘速度或在相同效能下降低 25% 至 35% 的功耗來實現，具體取決於晶片自身的調校。這一改進很大程度上歸功於英特爾全新的直接接觸式背面供電網路，該公司將其命名為 PowerDirect。

據介紹，新的 PowerDirect 方案是一種更先進、更復雜的方案，它透過專門的觸點將電源直接傳輸到每個電晶體的源極和漏極，從而最大限度地降低電阻並提高電源效率。與英特爾目前的 PowerVia 方案（透過奈米矽通孔 (Nano TSV) 連線到電晶體的觸點層）相比，這是一種更直接、更高效的連線。

14A 節點的電晶體密度也比 18A 節點提高了 1.3 倍。英特爾還針對 14A 改進了其RibbonFET 電晶體，現在稱為“RibbonFET 2”。英特爾尚未透露新一代 RibbonFET 的細節，但其總體設計透過利用完全被柵極包圍的四層堆疊奈米片（上圖為 nmos 和 pmos 電晶體的橫截面圖），提高了電晶體密度並實現了更快的電晶體切換速度。

與此同時，英特爾還加入了其他新功能來改進節點，例如更寬的閾值電壓（Vt）範圍，從而實現更廣泛的電壓/頻率曲線。此外，英特爾還展示了其全新的 Turbo Cell 技術，這是一種可定製的設計方法，旨在提供最高的 CPU 頻率並提升 GPU 中關鍵速度路徑的效能。

英特爾全新的 Turbo Cells 功能非常出色，但也略顯複雜。Turbo Cells 用途廣泛，但英特爾特別強調，它們將用於 CPU 和 GPU 的關鍵路徑，通常被稱為“加速路徑”。這是有原因的。

處理器內的時序路徑是指訊號在正常執行期間透過導線和邏輯閘傳輸的路徑。然而，這些訊號的延遲可能會中斷處理器的時鐘時序。關鍵路徑是指總延遲最長的路徑。

由於處理器基於時鐘訊號執行，因此最慢的關鍵路徑決定了整個晶片的最高頻率極限，從而成為整體效能的瓶頸（不同時鐘域之間存在差異，但總體原則相同）。晶片設計人員通常會在晶片的這些區域使用更高速的電晶體，但這會降低電晶體密度並增加功耗，因為速度更快的電晶體洩漏更大，從而消耗更多功率。全新的 Turbo Cells 為晶片架構師提供了更精細的工具來緩解關鍵路徑問題。

按照英特爾所說，14A節點具有三個不同的標準單元庫，這些庫使用特定於工藝節點的構建塊（由電晶體構成的標準單元），其中包含預先設計的邏輯閘和電路元件。設計人員在設計流程中使用電子設計自動化 (EDA) 軟體工具來利用這些庫，並通常將它們按行佈局。

英特爾的 14A 庫包含三個不同的庫：“高”庫包含針對高頻（低密度、易洩漏）最佳化的電晶體單元，“中”庫針對每瓦效能進行了最佳化，“短”庫則專注於針對面積和功耗敏感型應用的密度。英特爾尚未分享各個庫的密度資訊。

CPU 和 GPU 中大量使用短庫，以便在將功率密度保持在可控水平的同時，儘可能多地封裝電晶體。這正是英特爾全新 Turbo Cells 的用武之地。

Turbo Cells 旨在透過增加短庫的電晶體驅動電流來提高效能，當它們用於建立雙高庫（兩個標準行的高度）時，同時保持高密度排列以實現最佳面積效率。

上圖展示了四種不同的 nmos 和 pmos 奈米帶/奈米片（粉色和綠色）排列方式，它們具有不同的寬度和配置，可針對不同場景最佳化驅動電流。奈米帶的寬度可以調整，也可以單獨合併，形成非常寬的奈米帶，以實現最大的驅動電流輸出。各種選項為設計人員提供了強大的工具包，可用於定製實現。

英特爾表示，Turbo Cells 最終可用於將速度更快、功耗更低的單元與同一設計模組內的節能單元混合，從而為任何給定的用例建立功率、效能和麵積 (PPA) 的適當平衡。

關鍵路徑是最終的瓶頸；可以將其視為鏈條中最薄弱的環節。英特爾的全新 Turbo Cells 旨在透過加速這些路徑來提升處理器的整體效能，但又不會像解決關鍵路徑問題那樣做出妥協。我們得等到 2027 年才能看到其最終效果。

參考連結

https://www.tomshardware.com/tech-industry/semiconductors/intel-details-18a-process-technology-boosts-performance-by-25-percent-or-lowers-power-consumption-by-36-percent

https://www.tomshardware.com/pc-components/cpus/intel-details-14a-performance-and-new-turbo-cells-that-unlock-maximum-cpu-and-gpu-frequency

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