提高EDA生產力的新方法

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來源：內容來自semiengineering，謝謝。

EDA廠商正致力於探索提升設計和驗證工程師生產力的新方法。這些工程師正面臨著晶片複雜度呈指數級增長的挑戰，同時還要在極短的上市時間視窗內工作，並應對工程人才供應不足的問題。

過去，提升通常只需要改進演算法，或線上性流程中實現計算並行化。但在當前一代先進晶片中，情況已發生很大變化。多晶片整合要求在設計流程更早階段進行多物理場分析，而在設計某一部分所做的變更，可能會對SoC或封裝的其他部分，甚至在實際應用中產生深遠影響。如今的挑戰在於，必須以系統性的方式應對大量相互競爭的設計要素，這就需要對現有工具和方法進行多方面改進，同時引入創新技術，並在許多情況下采用不同的問題處理方式。

“我們有機會提升工具和設計人員的生產力，”Siemens EDA定製IC事業部副總裁兼總經理Amit Gupta指出，“我們需要提升EDA核心工具的執行時間、覆蓋率或執行速度。同時，我們還要提升設計人員，尤其是初級設計人員的工作效率。整個行業需要越來越多的工程師，我們必須加速他們的成長。”

改進工具的工作早已開始，最初從將更多工前移到設計流程的早期階段著手。但這還遠遠不夠。

“一個方向是改進核心技術本身，”Gupta表示，“比如SPICE模擬器和求解器技術的核心改進，這是其中一方面。另一方面是工具執行所依賴的硬體，例如GPU加速。與傳統CPU相比，GPU在加速執行時間和實現並行化方面有什麼機會？在什麼情況下是可能的？我們還看到很多客戶正在考慮採用Arm架構，以提升執行時間並可能降低成本。第三個方向是AI。我們如何不僅僅應用傳統的機器學習技術，還要應用強化學習、生成式AI和基於代理的AI？該領域正在發生大量創新，目的是透過在工具底層嵌入AI來提升執行時間、覆蓋率和使用者體驗。初級設計人員是否可以像使用ChatGPT那樣使用生成式AI？他們可以說：‘這是我要完成的任務’，大型語言模型則可以給出如何更快實現結果、如何配置環境的回答。此外還有AI代理。我們是否能實現代理透過自然語言介面自動執行工具？”

與AI相關的改進

AI帶來了全新的可能性，但也存在學習曲線。“確實有越來越多的人在理解和部署某些AI演算法，以加速自動化應用的執行，”Axiomise CEO Ashish Darbari表示，“EDA在某些方面已自動化多年，比如使用形式驗證進行連線性檢查。但隨著AI/ML晶片的發展，連線性檢查的規模和效能需求不斷提高。在形式驗證工具領域，行業頭部廠商正投入大量資金來提升編譯和展開時間、加快SAT求解器，並解決可擴充套件性問題。他們還在投入開發AI代理，在驗證過程中即時輔助工程師，有點像共駕系統。”

這些對於EDA來說仍屬新事物。“我們經歷了從手工繪製原理圖，到手寫RTL，再到更抽象的高層綜合（HLS）和結構化驗證（如UVM）的演進過程，”ChipAgents CEO William Wang表示，“每一步都透過提升抽象層次或改進某些階段的自動化實現了生產力提升。”

但EDA正在逼近傳統抽象和指令碼技術的極限。“HLS和UVM在某些領域降低了工作量，但它們仍需要深入掌握工具，學習曲線長，除錯過程耗時費力，”Wang說，“隨著晶片規模擴大到數十億甚至數萬億邏輯閘級別，這些方法已難以應對日益增長的複雜性，尤其在架構日趨異構、開發週期不斷壓縮的背景下。我們構建了一套專用於晶片設計與驗證的AI代理系統。它並不強迫使用者遵循固定的抽象或方法論，而是直接嵌入流程中，理解設計意圖，解析複雜規格，生成並驗證RTL，建議微架構，自動綜合斷言，甚至解釋波形異常。”

這為新工具和方法帶來了契機。例如，AI代理可以疊加在現有EDA工具之上。“它不是替代現有工具鏈，而是透過智慧代理增強：從規格生成RTL和測試平臺、解釋波形輸出、除錯追蹤、並根據內部程式碼庫和命名約定適配提示，”Wang說，“這可以極大地減少迭代時間和人工負擔，無論是設計還是驗證工程師。就像我們用最新處理器來並行模擬一樣，我們也利用現代硬體加速AI代理。”

這並不會取代傳統的EDA演算法，但它確實有助於最佳化工作流程，尤其當多個代理能協調工作並具備上下文感知能力時。

“我們看到，這種方式可在UVM測試環境中減少手動迭代，比如提前識別約束和覆蓋率瓶頸，”Wang說，“團隊正從傳統瀑布式流程，轉向代理式AI工作流。比如，他們可以從微架構計劃開始，同時推進設計和驗證資產，並利用這項技術以自然語言維持設計意圖，與實現保持一致。它還能幫助新成員透過對話式查詢快速瞭解設計歷史。在我們的早期部署中，驗證和除錯流程的生產力提升了10倍，同時在新員工培訓效率和開發者滿意度方面也有顯著提升。”

非AI方面的改進

當然，AI並非唯一的生產力來源。整個工具鏈也在進行變革，以應對日益複雜的設計和持續緊張的人才短缺。

“我們開發了一個與EDA廠商無關的應用，用於驗證RISC-V處理器的端到端架構正確性，”Axiomise的Darbari說，“該解決方案無需任何模擬向量或測試，而是透過形式證明來驗證所有指令的正確性，不論其發出時機、發出次數，或其他指令的交錯順序。這種非常強大的方法已在開源領域的多個已驗證處理器中發現了大量Bug。”

針對晶片功耗最佳化的面積分析也是一個正在擴充套件生產力邊界的方向。“我們開發的Footprint應用已部署在80多個開源設計中，包括多個RISC-V處理器、GPU和NoC，來在不需要測試平臺的情況下計算晶片元件利用率，”Darbari說，“結果在某些案例中相當驚人，發現大量暫存器、陣列、FIFO和計數器等設計元件並未充分利用（即部分或完全冗餘），卻消耗著功耗。這些問題很難透過其他方式發現。”

加速一切

挑戰之一在於：線性流程已無法滿足複雜設計的時效性需求。這正是“左移”理念的核心，整個行業正努力並行推進設計多個階段。然而，設計變得越來越多元、相互交織，各元件之間的依賴和互動極其複雜，要理清所有部分並保證流程順利進行變得越來越困難。工具、IP、方法論和流程都在快速發展，全面追蹤這些變化對首次流片成功產生了重要影響。

“過去我們的業務主要由摩爾定律驅動，大約每18個月一個新的工藝節點出現，我們就將IP遷移至新節點，”Synopsys產品管理執行總監Manmeet Walia說，“而現在，業務由AI工作負載驅動，終端應用決定標準和工藝節點。事實上，一些開發者根本不在乎工藝節點，只關注計算能力和I/O頻寬的需求，我們必須滿足這些需求。”

前沿晶片仍使用新工藝節點開發的Chiplet，但這些Chiplet也越來越多地與基於舊工藝的晶片和儲存器一起封裝。

“2nm節點正進入埃級時代，計算頻寬隨著工藝縮排繼續增長，但I/O頻寬卻未能同步提升，”Walia說，“這意味著我們必須在SerDes、UCIe、記憶體介面、DDR、HBM等I/O頻寬相關技術上進行重大創新，以跟上計算能力的步伐。即使是標準規範，其更新週期通常遠長於矽週期，如今更新速度也越來越快，市場引領者甚至常常不再關心標準規範。很多超大規模客戶希望超越標準。此外，我們還看到重大技術轉變，不僅是2.5D和3D-IC，還有像背面供電這種埃級節點的新技術。所有這些都影響訊號IP的開發，因為它們都是I/O技術。我們正在與四家不同晶圓廠合作，而客戶如今的需求變得極其複雜——要求的是更全面的解決方案。這不再是PHY和控制器的組合，甚至不只是完整解決方案，而是高度整合的子系統解決方案，配有詳細封裝指南和SoC整合方案。”

所有這些都迫使EDA與IP供應商加快創新步伐。

“我們無法靠增加人手完成更多工作，”Walia說，“我們必須藉助新一代基礎設施來提升生產力，這是另一個重大轉變。我們要不斷創新，而在創新時必須將AI嵌入工具中。超大規模客戶希望領先一代（OGA），因此首次即正確至關重要，因為標準生命週期太短。如果我們無法一次成功，就會錯失市場視窗。”

EDA生產力的未來走向

如果採用線性方式推進，就有時間評估潛在互動與行為並修復問題。但現實是沒人有這個時間，因此必須並行推進更多工作，同時保持各個部分的同步而不忽視潛在問題極具挑戰性。

“EDA生產力的未來不僅是更高層次的語言或新的驗證框架，”ChipAgents的Wang說，“而是與工程師並肩工作的AI代理，提供指導、增強與加速，並具備特定領域的智慧。這不僅是自動化瑣碎任務，而是幫助工程師更好地理解問題、獲取相關上下文、做出架構權衡決策——更快、更自信。要實現萬億門級別的真正可擴充套件性，EDA行業必須超越指令碼和模板，構建能自主整合程式碼庫、歷史設計和演進規格上下文的智慧系統。”

參考連結

https://semiengineering.com/new-ways-to-improve-eda-productivity/

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