汽車晶片作為現代汽車電子系統的基石，正面臨著汽車智慧化和電動化帶來的技術革新。越來越多的汽車晶片採用先進工藝進行開發和製造，用於實現更復雜更先進的功能，譬如高階駕駛輔助系統（ADAS）。這些高階功能需要晶片提供大量的處理能力以實現最佳能效，這就要求製造出大型、複雜的晶片，超大規模的汽車晶片對設計和驗證提出了新的挑戰。

與此同時，“軟體定義汽車”的趨勢下，軟體的差異化才更能凸顯出品牌的價值，OEMs需要儘可能“左移”開發工作，執行真實的負載，包括OS和APP，對系統的綜合性能進行評估。

另外，功能安全也是汽車晶片設計公司和IP公司關注的焦點，車規級晶片必須嚴格遵守汽車行業的功能安全標準，諸如ISO 26262等。過去行業內設計符合ASIL-B級別的車載資訊娛樂系統、座艙等所用的車規晶片較為普遍。而近年來，針對更高要求的ASIL-D級別設計的晶片逐漸增多，尤其是在和ADAS相關的晶片領域。

車規晶片設計流程中的安全分析與安全驗證在各項安全相關的工作中佔據了專案團隊的大量精力。對於初次涉足車規晶片設計與驗證的廠商而言，面臨著一系列與常規晶片截然不同的挑戰，包括車規晶片特有的流程要求、專用工具以及遵循ISO26262標準的方法學等，迫切需要得到在車規晶片功能安全方面擁有豐富經驗的技術團隊的諮詢指導和幫助。

西門子EDA工具在汽車晶片設計上提供了全面的解決方案。西門子EDA的Tessent解決方案能夠從可測試性設計的角度幫助汽車晶片實現車規功能安全。Tessent LogicBIST是業界知名的邏輯內建自測試解決方案，可以複用掃描測試壓縮邏輯，在極小的面積開銷條件下實現片內掃描自測試能力，其OST技術大大縮短測試時間、提高測試覆蓋率，滿足ASIL-D等級的覆蓋率和診斷時間間隔要求。MBIST可以支援上下電和系統執行中的測試和修復，進行非破壞性記憶體測試。DefectSim工具針對模擬IP生成FMEDA指標估計值，助力ISO26262流程認證。嵌入式分析電路和軟體套組監控系統安全執行，增強網路安全功能。Tessent的DFT技術提供高質量測試，基於工藝和設計特徵生成面向缺陷的故障模型，致力實現0DPPM目標。

Tessent車規DFT解決方案在MCU、座艙、智駕等汽車晶片設計使用者中也廣受青睞，收穫了非常多的成功案例。其特有的OST技術幫助瑞薩的汽車晶片把LBIST測試時間縮短了5倍；幫助英飛凌把LBIST測試時間縮短了十餘倍，大大縮短了這些汽車晶片的容錯時間間隔（FTTI），從而提升了安全響應速度（發表於ITC 2019）；還助力了國內首顆ASIL-B等級的ADAS晶片成功推向市場（發表於ITC 2022）。

另外，西門子EDA的Austemper功能安全平臺，可以顯著提升使用者在晶片設計的安全分析與安全驗證方面的效率，為完成專案贏得寶貴的時間。其卓越的安全分析工具SafetyScope，具有快速的安全機制探索功能。先進的故障模擬工具KaleidoScope，具有分散式和並行處理機制，以及Stimulus Grading等功能，有效提升了故障模擬的效率。

同時，西門子EDA還擁有一支實力雄厚的功能安全FuSa Service服務團隊，匯聚眾多擁有十多年功能安全實踐經驗的資深專家，包含ISO 26262標準委員會的成員。FuSa Service服務從深入分析並分解車規晶片的安全需求，到提出針對性的安全機制建議，再到透過FMEA/FMEDA的迭代實施，以及執行故障注入模擬以準確獲取SPFM、LFM等關鍵指標，團隊能夠全方位支援客戶，確保車規晶片滿足ASIL-B或D的嚴格要求。目前，Austemper平臺和FuSa Service團隊已贏得了客戶的廣泛讚譽，成功助力多家國內頂尖汽車晶片企業達成ASIL-B和ASIL-D車規晶片的安全目標，業務範圍廣泛覆蓋智慧座艙、雷射雷達、ADAS、高效能MCU等車規晶片的核心領域。

西門子EDA在2024年釋出了全新一代的Veloce CS平臺，滿足汽車晶片日益增長的容量和執行速度需求。其中Veloce Strato CS可以提供440億門的容量，執行速度較上一代提升了5倍。Veloce Primo CS在保持Strato CS使用模式一致性的前提下，進一步提升了至多5倍的執行速度。還有，Veloce proFPGA CS可以賦能軟體團隊在原型平臺上執行Linux，甚至Android系統，提供了進行驅動開發和系統測試的高效平臺。如今，已有客戶透過Veloce Strato上的Veloce Power APP，能夠在78分鐘內完成整個500μs執行時間的功耗變化包絡圖，大幅提升了系統功耗預估和最佳化的效率。

後摩爾時代下，隨著人工智慧、智慧汽車、物聯網等市場的快速發展，高效能、低功耗晶片的需求急劇增加，為3D IC封裝技術的發展提供了強大的市場驅動力。

3D IC封裝將多個晶片和儲存器進行3D堆疊，結合TSV、混合鍵合、RDL中介層以及高密度基板等技術來達成，滿足了更高的儲存讀寫頻寬和更強晶片效能的需求。然而，也帶來了整合矽晶片、中介層和封裝基板的3D IC系統技術最佳化的挑戰。

在3D IC設計過程中，晶片設計廠商面臨很多挑戰：首先是設計管理環境的缺失，由於3D IC設計涉及不同工藝流程和多個工程師的分散式設計，缺乏統一的設計管理環境，使得跨系統連線規劃和協調變得困難。其次，3D IC設計複雜度迅速提升，特別是面對多達百萬級別的Pin腳，需要高效能的設計工具來提高設計效率。再者，複雜的3D IC設計系統帶來了諸多系統性能問題，如訊號完整性、電源完整性、熱模擬、應力模擬及可測試性模擬等，這些都需要得到有效解決。    

此外，3D IC系統在生產前需要經過嚴格的系統驗證，包括功能驗證、版圖實現及驗證、堆疊的互聯驗證及生產驗證等，以確保設計質量。這些挑戰要求設計廠商採用更先進的技術和工具，以應對3D IC設計中的複雜性和不確定性。

2024年，西門子 EDA推出的Innovator3D IC多物理場協同設計平臺能全面助力解決客戶的各類挑戰。該平臺為設計人員提供了一個圖形環境中的完整環境，以提供早期、快速、高效的多基板整合和設計管理，包括Die、中介層、封裝基板及PCB等資料，這使設計團隊能夠高效管理整個3D IC系統的資料並進行有效關聯，實現連線和分配的正確平衡，以獲得最佳效能、成本和可製造性，從而減少迭代次數和縮短週期時間。

面對訊號完整性及電源完整性的關鍵模擬需求，西門子EDA提供組合Calibre xACT和Hyperlynx SI，以及mPower和Hyperlynx PI，對晶片、系統和PCB進行建模，完成後進行結合的模擬分析，保證整個3D IC系統的模擬結果和精度，此方案還可以嵌入到設計流程中進行快速模擬，提升模擬收益。

西門子EDA的層次化LEF/DEF可以進行層次化器件規劃，在幾分鐘內構建數百萬個引腳的Chiplet（小晶片），並提供一個高效的ECO流程。能夠在層次化資料模型之上，將晶片/小晶片、中介層、封裝基板甚至系統PCB建模為不同層級的器件層次結構，即使在五千萬個以上引腳設計組裝上也具有可擴充套件性、容量和效能。

另外，針對晶片間的連線和堆疊驗證，西門子EDA擴充套件了Calibre平臺，推出了Calibre 3DStack來自動化檢查Die引腳版圖的對準以及3D IC的LVS；推出了3DPERC和mPower來進一步驗證Die堆疊之後的可靠性問題，如ESD、EMIR問題；同時推出3DThermal，幫助使用者分析晶片堆疊之後的散熱效果以及每個晶片上單元級別的熱分佈狀況，模擬分析散熱對每個晶片的效能的影響，進而最佳化晶片的佈局佈線或封裝設計，另外還有堆疊晶片應力模擬分析等等。

西門子EDA工具在眾多下游客戶的3D IC設計中提供了關鍵支援。如，協助Chipletz公司滿足其高容量設計能力的需求，處理越來越多的晶片和器件整合，以實現高效能和高密度的設計。

此外，Intel透過西門子EDA工具中的預測分析功能，實現了更智慧的整合規劃和原型設計平臺，從而加速了新技術的開發。西門子EDA工具能夠對設計進行早期驗證與最佳化，讓Intel能夠在設計階段更早地識別並解決潛在問題，從而縮短開發週期並提高產品質量。

值得一提的是，日月光半導體攜手西門子EDA，開發了一套完全驗證的ADK，幫助客戶在物理設計前後透過穩定的圖形介面，高效建立並評估複雜的FOCoS封裝。該ADK採用西門子EDA技術並整合到日月光半導體的設計流程中，可將FOCoS封裝的規劃和驗證週期縮短30%至50%。這一流程讓日月光半導體能夠與客戶快速協同設計，並即時解決物理驗證問題。

晶片設計是一個複雜的系統化設計，驗證環節和最佳化環節是最耗費時間和精力的階段，也是最容易出錯的地方。為了減少錯誤，EDA工具的自動化、智慧化就顯得尤為重要。AI技術在EDA領域的應用正逐漸成熟，為晶片設計領域帶來了革命性的變化，可以顯著提高設計效率和質量，降低成本，並加速產品的上市時間。

西門子 EDA 的 AI 工具在晶片設計流程的前端驗證、後端最佳化、物理驗證、測試與良率提升等環節能夠發揮非常重要的作用，顯著提高研發效率並降低錯誤率。如，西門子EDA的Solido智慧化平臺是面向定製IC設計及驗證的全套解決方案的引領者。Solido平臺包括工藝偏差設計及驗證、單元庫特徵化及驗證、IP驗證以及模擬及數模混合模擬方案，由專有的AI技術提供支援，適用於高效能計算、人工智慧、物聯網、汽車和移動應用等領域。

Solido Simulation Suite是西門子EDA推出的新一代模擬和數模混合模擬技術，以AI技術為基礎，充分考慮到下一代工藝節點和複雜IC結構，幫助IC設計團隊滿足日益嚴苛的設計規範，驗證覆蓋率指標和加速產品上市時間的要求。Solido Sim提供了簡化的使用模型，更快的驗證和統一的工作流程，提供一系列創新模擬技術：Solido SPICE將模擬、混合訊號、RF、3D IC驗證速度加快2-30倍；Solido FastSPICE可為SoC、儲存器和模擬功能驗證帶來大幅的速度提升；Solido LibSPICE專為小型設計打造批次解析技術，提高模擬速度，為標準單元和儲存器單元的無縫穩定驗證提供全流程解決方案。

高效、準確的庫特徵提取是模組級或全晶片設計流程的關鍵步驟之一，Solido Characterization Suite基於革命性的創新方法，透過數字建模和機器學習實現快速、精確的庫特徵提取和驗證。這些方法可顯著加快特徵提取的速度，在所有工藝、電壓和溫度（PVT）條件下實現產品級精度，針對整個庫的特徵提取速度提高2-100倍。

工藝偏差設計驗證解決方案（Solido Design Environment）利用AI/ML技術，幫助使用者提高良率和PPA。相比於暴力窮舉法，大大縮短了執行時間。它還可以幫助設計人員，實現高達6 Sigma的驗證精度，並實現更高的良率、覆蓋率和準確率。

此外，西門子EDA的整合IP驗證套件能夠在整個IC設計週期內提供全面的IP質量保證，為IP開發團隊提供完整的工作流程。Solido IP Validation Suite是一套完整的自動化籤核解決方案，可為標準單元、儲存器和IP模組等提供質量保證。這一全新的解決方案提供完整的IP驗證覆蓋範圍，涵蓋所有IP設計規則和格式，還可提供“版本到版本”的IP認證，提升完整晶片IP集成周期的可預測性，幫助加快產品上市速度。

這些工具不僅減少了重複性任務，還為複雜的設計問題提供了智慧化解決方案，使得西門子EDA的AI工具已經成為客戶晶片設計流程中不可或缺的助力。

西門子EDA提供的Solido Platform過去是透過自適應式（Adaptive）AI技術提供了High Sigma驗證方案。後面，西門子EDA成功利用Additive Learning技術，大幅減少了使用者所需的模擬次數，這是一種突破性的方法，可以在初始驗證執行完成後，為後續的增量驗證執行提供額外的速度提升，保持完全準確性的同時，提升了AI技術的效果。

未來，西門子EDA的Solido工具將朝著In-simulator AI以及生成式AI方向發展，這將進一步推動EDA工具的自動化和智慧化，提高設計效率和準確性。透過這些先進的AI技術，Solido Platform將繼續為晶片設計領域提供創新的解決方案，以應對日益增長的設計複雜性和驗證挑戰。

西門子EDA工具以其卓越的技術實力和創新解決方案，在汽車IC、3D IC和AI技術應用領域發揮著重要作用。透過不斷的技術創新和產品最佳化，西門子EDA工具幫助客戶克服技術挑戰，提升設計效率，降低錯誤率，加速產品上市。未來，西門子EDA將繼續推動自動化和智慧化創新，實現從晶片級到系統級的擴充套件，引領行業的發展，為半導體設計領域帶來更多的創新和價值。

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