重要晶片技術，常被忽視

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來源：內容來自semiengineering，謝謝。

從智慧手機到人工智慧工廠，物理層是資料通訊中無名英雄。

在過去的幾十年裡，半導體行業已從移動、汽車和個人電腦等傳統垂直行業的支撐角色，發展成為這些市場以及人工智慧工廠和超大規模資料中心的基礎性角色。這一轉變的背後是物理層 (PHY)，它已成為資料傳輸和通訊的關鍵推動者。

PHY 是開放系統互連 (OSI) 模型的關鍵元件，該模型包含七個抽象層，用於連線不同的系統並定義它們如何相互通訊和共享資料。該模型由國際標準化組織 (ISO) 於 20 世紀 80 年代初開發。

Ansys產品營銷總監 Marc Swinnen 表示：“ISO 七層模型中的物理層可以抽象為負責位元、位元組和/或訊號實際物理往返的部分。它可以是無線電、電線、光纖，可以是任何東西。它負責處理物理問題。而其上方的層，在某種程度上，並不關心它是透過光學、電氣還是無線電完成的。這就是這個分層模型的重點。每一層都可以忽略其下方內容的細節。有很多物理介面標準，包括藍牙、乙太網、Wi-Fi、UCIe、PCIe 等。”

物理層在資料中心變得越來越重要，因為資料中心需要處理、儲存和傳輸海量資料。Cadence 矽片解決方案事業部設計 IP 高階產品營銷總監 Arif Khan 表示，人工智慧和高效能計算 (HPC) 工作負載需要前所未有的系統性能，這需要海量頻寬、超低延遲和大規模能效。“這些要求不僅僅是計算方面的挑戰，它們是相互關聯的挑戰。這正是 SerDes 和 PHY IP 佔據中心地位的地方。”

然而，隨著系統從純粹的二進位制邏輯過渡到複雜的物理裝置，它們會遭遇自然界的限制。“狀態轉換並非瞬時，這限制了物理頻寬，而背景噪聲則進一步影響通道容量，”Khan 指出。“克勞德·夏農和哈里·奈奎斯特的開創性研究確立了定義通道最大容量的基本原理，這些原理取決於通道的信噪比和編碼特性。”

一個標準，但有多種選擇和應用

瞭解物理層對於滿足系統需求和在這些領域保持競爭力至關重要。“在系統和 SoC 中，我們看到 USB 與 PCIe 和網際網路 [通訊協議] 是分開的，”Synopsys 產品管理執行總監兼MIPI聯盟董事會主席 Hezi Saar 表示。“這些標準是為了解決特定問題而制定的——無論是聯結器、長距離、PCI 適配還是乙太網網路等等。符合標準可以確保一切正常執行並得到解釋。

而且由於您已經開發了上一代產品，您現在可以獲得上市時間優勢。這些標準之間存在差異，現在我們看到越來越多的物理層被髮明出來，以回答‘為什麼我們不能將所有這些，或者更多的東西整合在一起？’這個問題。這是有可能的，我們有時也會做這樣的組合，但這是有代價的。標準允許供應商避免競爭，因為他們共同制定規範，但他們也能實現差異化。標準可以降低產品的功耗，降低系統成本，因為它們集成了更多元件，或者減少了外部元件的數量。

例如，HDMI 就體現了這一點。“有些筆記型電腦有 HDMI 連線，”Saar 說，“有時它們有 DisplayPort 連線，或者兩者都有。為了實現這一點，他們會問，‘我的 SoC 是否應該同時支援 HDMI 和 DisplayPort？’” HDMI 來自電視市場。DisplayPort 來自 PC 顯示器市場，也就是顯示器市場。我該如何同時使用這兩種介面呢？因為我想把筆記型電腦連線到家裡的電視，或者連線到公司裡的顯示器。我希望擁有這種雙重性。我可以建立一個 HDMI/DisplayPort 組合物理層，它們的電氣原理相似，但總體而言，在實施和 PPA 方面成本更高。或者，我可以設計一個更緊湊的實現方案，並使用一個外部橋接晶片，但這會增加成本。成本與 SoC 無關，但它能提供所需的功能。這種 SoC 可以瞄準低成本市場，比如只需要 DisplayPort 的市場。而需要瞄準高階市場的 SoC 則需要 HDMI 和 DisplayPort。所以，這就是我需要一個還是兩個的關鍵所在。

無論資料在何處處理和儲存，都需要物理層 (PHY)。隨著物理層互連的開發不斷增加，以滿足移動領域以外的應用需求，例如機器視覺、PC/移動計算、汽車和工業，這意味著物理層必須成為首要考慮因素。原因在於，對於許多面向這些應用的系統而言，低功耗甚至超低功耗是必需的。尤其對於那些電池供電的應用而言，低散熱效能更是不可或缺。

Mixel創始人兼執行長 Ashraf Takla 表示： “無論是移動裝置、AR、VR、MR、XR、物聯網、智慧眼鏡還是移動計算，都需要最大限度地降低功耗和產生的熱量。否則，產品的商業成功將岌岌可危。系統設計師需要密切關注系統不同元件的輸入和輸出如何相互通訊，並考慮以最低的總功率和散熱最有效地傳輸資料，同時在許多情況下最大限度地減少電線數量。如果不盡早關注物理層，系統設計師最終可能會得到一個大部分功率都花在不同系統元件之間通訊上的系統。這肯定會導致解決方案缺乏競爭力。”

同時，隨著資料頻寬需求的不斷上升，物理層受到影響。

Saar 解釋說：“過去 20 年左右，USB 和乙太網的頻寬大約是現在的 100 倍或 200 倍。” “我們以前使用的 SerDes 技術要簡單得多。它更偏向於 NRZ（不歸零），因此眼圖更接近，現在我們對此已經很熟悉了。但當時已經發生了從 NRZ 到 PAM（脈衝幅度調製）的正規化轉變，在這種模式下，堅持使用相同的多模電平並新增更多內容更具挑戰性。早在 2000 年左右，我們採用的是更簡單的線性均衡。速率是已知的，在 RX 端可以進行眼圖檢測。但隨著速率的提高，這種轉變大約是 20% 到 30% 左右，甚至接近 40%。我們正在從基礎架構（SerDes）向 PAM4 過渡。這實際上是一種更面向 DSP 的方法。”

所有這些發展都加速了正在推出的標準。Saar 表示：“對更多計算的需求越來越大，而更多計算意味著同一 SoC 中需要堆疊更多核心，這不僅存在於伺服器中，甚至也存在於邊緣計算中。AI 的更多計算需要更大的頻寬。輸入和輸出資料進行計算變得非常重要，如果我們在 NRZ 級別上取得進展，序列化將無法滿足我們所需的資料速率。這正是 PAM4、PAM8 及更高版本進入市場的原因。更多功能需要更快的介面速度，這就是為什麼我們始終看到技術進步，而且速度越來越快。”

設計超高速 PHY

然而，設計以超過 100G 速度執行的 PHY 面臨著無數挑戰。

Cadence 的 Khan 解釋說：“工程師必須應對由 PAM4 信令、亞皮秒抖動和通道損耗等尖端技術主導的市場環境，而這些技術在十年前還是無法克服的。” 他指出了四個關鍵的 PHY 設計挑戰，包括：

工藝技術依賴性：在這樣的速度下，工藝節點的選擇既要考慮密度，也要考慮模擬效能。例如，高速 SerDes 的開發正透過設計技術協同最佳化來實現，以最大限度地發揮先進代工技術的優勢。

訊號和電源完整性：互連密度使訊號完整性成為一個關鍵問題。由於單個晶片上數百條SerDes通道的功耗高達每千兆位/秒毫瓦，因此必須謹慎處理串擾、同步開關噪聲和電源軌電壓下降等問題。

系統設計約束：PHY 整合到複雜的 SoC 中，對面積和散熱有著嚴格的限制。有效的設計需要在 SoC 層面進行全面的規劃，包括佈局、灘塗和凸起等因素的考量。

封裝與整合：隨著 2.5D 和 3D 封裝技術的進步，諸如中介層或橋接器之類的元件如今已成為訊號路徑的一部分。因此，PHY 必須在矽片和封裝中都進行特性分析，並將凸塊寄生效應、基板損耗和熱梯度等因素納入模擬流程。

多晶片組裝和先進封裝還增加了其他考慮因素。

“晶片間通訊如果不是3D的，就只是一塊PCB板而已，”Ansys的Swinnen說道。這是板上的常規匯流排網路。但如果你看一下晶片到晶片，就會發現他們已經提出了自己的物理標準。引用和使用最多的是UCIe，它已經公開發布。還有其他標準，例如Bunch of Wires（線束）。

每種標準都有其優缺點，但其核心在於以儘可能低的功耗獲得最高的頻寬。這才是關鍵，因為當你考慮3D系統時，你會把它分解開來。以前它是一個SoC，現在有多個die，你通常需要為這種分解付出代價。當你透過這些PCB線路將資料從晶片上傳輸出去，再以緩衝器、驅動器和粗線的形式返回晶片時，速度和功耗都會受到影響。功耗和速度都會受到很大的影響，這一直是人們進行整合的驅動因素，因為避免物理互連可以帶來巨大的提升。它現在之所以流行起來，是因為我們間距的密度以及連線它們的線路提供了足夠的頻寬，足夠的海岸線。你知道可以放置多少個凸塊。由於間距的原因，海岸線足夠長。線路足夠細，因為他們使用65奈米或35奈米技術的中介層來製造中介層。因此，你實際上可以在晶片組中實現高速、高頻寬、低功耗的連線，這就是實現這種分解的原因——而且無需為此付出太大的代價。

弗勞恩霍夫 IIS自適應系統工程部Chiplet 卓越中心負責人 Andy Heinig 表示，物理層與物理效應有直接的介面。這意味著你經常會涉及到模擬電壓域或模擬訊號。為此，我們有兩個領域。他們必須協同工作。一方面是模擬工程師，另一方面可能是數字工程師。你必須彌合兩個完全不同的領域之間的差距。這通常很難做到。我們在團隊中發現，有些問題需要模擬和數字工程師真正地合作解決。模擬工程師專注於解決模擬問題，但他們常常忘記它在系統中是如何工作的。找到合適的提取層級使這在物理上變得複雜。另一方面，如果你能在物理層上改進某些東西，就能獲得很高的效能。但同樣，這是物理層之上的層級與物理層本身之間的相互作用，因為你也可以在這裡進行協同最佳化。如果協議層有足夠的校正，你或許也能容忍物理層上的一些錯誤，反之亦然。你可以前後移動，有時由於標準的原因，它並沒有進行協同最佳化。這樣一來，你會損失整體效能，因為所有東西都是單獨最佳化的，而不是像整個系統。”

需要注意的

事項對於 PHY，首先要考慮的是確保哪種標準最適合應用，Mixel 的 Takla 說道。“資料通訊是對稱的還是非對稱的？通道數量和每條通道的資料速率之間如何權衡？最小化線路數量有多重要？應用是否需要多點通訊？這些選擇如何影響功耗和散熱？對延遲和上電時間有何影響？系統的物理介面層選擇是否與系統需要進行外部通訊的物理介面層相容？”

在晶片層面，IP 提供商對其核心所嵌入晶片的介面的物理層協議基本上一無所知。不過，Quadric首席營銷官 Steve Roddy指出，SoC 和系統設計人員需要準確地模擬處理器核心上執行的完整應用程式產生的資料流量。系統設計人員會使用模型配置檔案資料來就新系統中介面的邏輯層和物理層做出明智的決策，但客戶通常不會參與這些活動。

一旦建立了系統模型，就可以將主要的物理效應引入該模型，從而理解物理效應與其在系統層面的含義之間的關聯。“這樣你就能更好地理解哪些問題會導致問題或產生重大影響，哪些問題可以忽略，哪些只是二階效應，以及你需要在哪些方面投入主要精力來解決這些問題，”弗勞恩霍夫的海尼格說道。“這些你可以透過系統模型來解決，這樣你就可以透過系統模型獲得更深入的理解，而不是僅僅侷限於模擬部分。我們會向所有模擬工程師解釋這一點——專注於模擬部分，以最佳化模擬部分。他們必須始終更多地關注系統層面，這樣才能更好地理解他們的決策對系統的影響。如果他們在系統層面做出改變，‘這’也會發生在模擬方面。這包括所有物理效應——電子、熱和機械效應。”

結論

隨著行業向 448G 及更高標準邁進，挑戰只會愈演愈烈，尤其是隨著晶片分解、光學 I/O 和 AI 原生架構的出現。Cadence 的 Khan 表示：“PHY 層不再僅僅是一個管道，它已成為一個戰略賦能器。滿足這些需求需要持續創新，並堅定不移地致力於突破技術界限。”

參考連結

https://semiengineering.com/often-overlooked-phys-are-essential-for-high-speed-bandwidth/

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