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本文來自“下一代HBM技術架構概覽及路標（2026~2038）”，韓國科學技術研究院（KAIST）記憶體系統實驗室和 TERA 互連與封裝團隊展示了高頻寬記憶體（HBM）從 HBM4 到 HBM8 的前瞻性路線圖，本文內容來自“Overview of Next Generation HBM Architectures”。

HBM4：計劃於 2026 年推出，是 HBM 技術邁入模組化架構的起點。其 I/O 數量達 2048，資料速率為 8Gbps，總頻寬突破 2TB/s。堆疊層數擴充套件至 12 或 16 層，單顆容量提升至 24Gb，整顆模組可達 36 至 48GB。此階段引入定製化基底晶片，將 NMC 處理器與 LPDDR 控制器整合其中，系統級記憶體容量可提升 40%。

HBM5：預計 2029 年問世，重點轉向 “計算靠近記憶體” 的 3D 異構架構。它保留 8Gbps 速率，透過將 TSV 數量擴充套件至 4096 通道，頻寬提升至 4TB/s，容量升至 80GB。實現了 3D 近記憶體計算（NMC），處理器核心與 L2 快取 die 堆疊於 DRAM 之上，可顯著提升 GEMM 類任務的算術強度，對於記憶體受限場景能實現 3 倍效能增益。

HBM6：將於 2032 年推出，資料速率提升至 16Gbps，頻寬躍升至 8TB/s，容量達 96 至 120GB。結構上採用 “四塔結構” 整合四個堆疊單元，在矽中介層上與 GPU 形成寬頻連線，可使 LLM 推理吞吐量相較 HBM4 提升超過一倍。同時引入矽 – 玻璃混合中介層，以解決矽中介層在尺寸與成本上的限制。此外，還內嵌 L3 快取，可有效減少 HBM 訪問量 73%，整體能耗降低 40%。

HBM7：預計 2035 年推出，以記憶體 – 儲存一體化為目標，構建由 HBM 與高頻寬快閃記憶體（HBF）聯合構成的異構儲存網路體系。資料速率進一步提升至 24Gbps，總頻寬達 24TB/s，單顆模組容量上探至 192GB，I/O 數量增至 8192 通道。透過堆疊 128 層 NAND 快閃記憶體構成 HBF，與 HBM 間透過高頻寬 H2F 鏈路連線，形成 17.6TB 容量的分層儲存架構。

HBM8：將於 2038 年問世，以 “全 3D 整合” 和 “記憶體中心計算” 為核心理念。資料速率攀升至 32Gbps，總頻寬高達 64TB/s，模組容量擴充套件至 240GB，I/O 數量倍增至 16384 通道。將 GPU 堆疊至 HBM 之上，計算延遲下降 50%，還將矩陣運算的執行路徑直接移入 HBM 模組，令牌生成速率提升近 7 倍。