Marvell表示，公司的平臺戰略以開發全面的半導體 IP 產品組合為中心，包括電氣和光學序列器/反序列器 (SerDes)、2D 和 3D 裝置的晶片到晶片互連、先進的封裝技術、矽光子學、定製高頻寬儲存器 (HBM) 計算架構、片上靜態隨機存取儲存器 (SRAM)、片上系統 (SoC) 結構和計算結構介面（如 PCIe Gen 7），它們可作為開發定製 AI 加速器、CPU、光學 DSP、高效能交換機和其他技術的基礎。

此外，Marvell 還提供了 3D 同步雙向 I/O，執行速度高達 6.4 Gbits/秒，用於連線晶片內部的垂直堆疊晶片。如今，連線晶片堆疊的 I/O 路徑通常是單向的。轉向雙向 I/O 使設計人員能夠將頻寬提高兩倍和/或將連線數量減少 50%。

3D 同步雙向 I/O 還將為晶片設計人員提供更大的設計靈活性。當今最先進的晶片超過了將電晶體圖案描繪到矽片上的光罩或光掩模的尺寸。為了增加電晶體數量，預計所有先進節點處理器中約有 30% 將基於小晶片設計，即將多個晶片組合到同一個封裝中。藉助 3D 同步雙向 I/O，設計人員將能夠將更多晶片組合成越來越高的堆疊，以用於 2.5D、3D 和 3.5D 裝置，這些裝置比傳統的單片矽片裝置提供更多功能，同時仍能像單個裝置一樣執行。

Marvell表示，鑑於預計每年 TAM 增長率為 45%，預計到 2028 年定製矽片將佔據加速計算市場的約 25%。換而言之，Marvell將有望給英偉達帶來新的挑戰。

早在2024年3月，Marvell就推出了其新的2nm IP 技術平臺，該平臺專門針對基於臺積電 2nm 級工藝技術（可能包括 N2 和 N2P）製造的加速基礎設施定製晶片而量身定製。該平臺包括開發雲最佳化加速器、乙太網交換機和數字訊號處理器所必需的技術。

在Marvell看來，2nm 平臺將使 Marvell 能夠提供高度差異化的模擬、混合訊號和基礎 IP，以構建加速基礎設施。我們與臺積電在 5nm、3nm 以及現在的 2nm 平臺上的合作，對於幫助 Marvell 拓展矽片所能實現的極限起到了重要作用。”

2nm 平臺基於 Marvell 廣泛的 IP 產品組合，其中包括能夠實現超過 200 Gbps 速度的先進 SerDes、處理器子系統、加密引擎、SoC 結構和高頻寬物理層介面。這些 IP 對於開發和生產一系列裝置至關重要，例如定製計算加速器和光互連數字訊號處理器。它們正在成為 AI 叢集、雲資料中心和其他支援用於 AI 和 HPC 工作負載的機器的基礎設施的通用構建塊。

雖然這些 IP 對於各種處理器、DSP 和網路裝置至關重要，但從頭開始開發它們（尤其是對於依賴於全柵極奈米片電晶體的臺積電 2nm 級工藝技術）既困難又耗時，有時效率低下，無論是從晶片空間還是經濟角度來看都是如此。這正是 Marvell 的 IP 產品組合有望大顯身手的地方。

在更早之前，Marvell憑藉其 5nm 平臺，從快速跟隨者轉變為將先進節點技術引入基礎設施矽片的領導者。Marvell緊隨其後，推出了多款 5nm 設計，並推出了首款基於臺積電 3nm 工藝的基礎設施矽片產品組合。

正是基於這些研究基礎上，Marvell火力全開。

據相關報道，Marvell在去年12月釋出的一種新的定製 HBM 計算架構，使 XPU 能夠實現更高的計算和記憶體密度。該新技術可供其所有定製矽片客戶使用，以提高其定製 XPU 的效能、效率和 TCO。Marvell 正在與其雲客戶和領先的 HBM 製造商 Micron、三星電子和 SK 海力士合作，為下一代 XPU 定義和開發定製 HBM 解決方案。

Marvell表示，HBM 是 XPU 中的關鍵元件，採用先進的 2.5D 封裝技術和高速行業標準介面。然而，當前基於標準介面的架構限制了 XPU 的擴充套件。新的 Marvell 定製 HBM 計算架構引入了定製介面，以最佳化特定 XPU 設計的效能、功率、晶片尺寸和成本。這種方法考慮了計算矽片、HBM 堆疊和封裝。

但是，HBM 記憶體犧牲了容量和可擴充套件性，換取了更高的頻寬。一般來說，HBM 部署在 CPU 和加速器或 XPU 旁邊的方式是，它透過連線兩塊矽片的矽中介層上的標準線路進行連線。XPU 通常有兩個或更多個 HBM 堆疊，由 DRAM 堆疊和基片組成。

為此，透過定製 HBM 記憶體子系統（包括堆疊本身），Marvell 正在推進雲資料中心基礎設施的定製化。Marvell 正在與主要的 HBM 製造商合作，以實施這種新架構並滿足雲資料中心運營商的需求。

Marvell 定製 HBM 計算架構透過序列化和加速其內部 AI 計算加速器矽片與 HBM 基片之間的 I/O 介面來增強 XPU。與標準 HBM 介面相比，這可提高效能並將介面功耗降低高達 70%。最佳化的介面還減少了每個晶片所需的矽片空間，從而允許將 HBM支援邏輯整合到基片上。這些節省的空間（高達 25%）可用於增強計算能力、新增新功能，並支援高達 33% 的 HBM 堆疊，從而增加每個 XPU 的記憶體容量。這些改進提高了 XPU 的效能和能效，同時降低了雲運營商的 TCO。

在Marvell看來，這種轉變是定製 XPU 總體趨勢的一部分，將對 XPU 的效能、功耗和設計產生根本而深遠的影響。HBM 於 2013 年發明，由垂直堆疊的高速 DRAM 組成，這些 DRAM 位於一個稱為 HBM 基片的晶片上，該晶片控制 I/O 介面並管理系統。基片和 DRAM 晶片透過金屬凸塊連線。

垂直堆疊有效地讓晶片設計人員能夠增加靠近處理器的記憶體量，從而提高效能。幾年前，最先進的加速器包含80GB 的 HBM 2。明年，最高水準將達到 288GB。

儘管如此，對更大記憶體的需求仍將持續，這給設計師帶來了節省空間、功耗和成本的壓力。HBM 目前可佔 XPU 內部可用空間的 25%，佔總成本的 40% 。HBM 4是當前的尖端標準，具有由 32 個 64 位通道組成的 I/O – 巨大的尺寸已經使晶片封裝的某些方面變得極其複雜。

Marvell 定製 HBM 計算架構涉及最佳化基礎 HBM 晶片及其介面，目前圍繞 JEDEC 標準設計，其解決方案經過獨特設計，以與主機 AI 計算晶片的設計、特性和效能目標相吻合。

想象一下，超大規模企業想要一個 AI 推理 XPU，用於擠進密集商業區或城市走廊的邊緣資料中心。成本和功耗將處於高位，而絕對計算效能可能不那麼重要。定製 HBM 解決方案可能涉及減小 AI 計算晶片的尺寸，以節省晶片尺寸和功耗，而其他考慮則高於其他考慮。

另一方面，為大規模 AI 訓練叢集提供動力的 XPU 的 HBM 子系統可能會針對容量和高頻寬進行調整。在這種情況下，重點可能是減小 I/O 介面的大小。減小 I/O 大小會在晶片側面所謂的“beachfront ”上為更多介面騰出空間，從而提高總頻寬。

在推出定製的HBM架構之後，Marvell帶來了全新的XPU。

Marvell表示，新的定製HBM架構使客戶能夠將 CPO 無縫整合到其下一代定製 XPU 中，並將其 AI 伺服器的規模從目前使用銅互連的機架內數十個 XPU 擴充套件到使用 CPO 的多個機架中的數百個 XPU，從而提高 AI 伺服器的效能。創新的架構使雲超大規模提供商能夠開發定製 XPU，以實現更高的頻寬密度，並在單個 AI 伺服器內提供更長距離的 XPU 到 XPU 連線，同時具有最佳延遲和功率效率。該架構現已可供 Marvell 客戶的下一代定製 XPU 設計使用。

Marvell 定製 AI 加速器架構使用高速 SerDes、晶片到晶片介面和先進封裝技術，將 XPU 計算矽片、HBM 和其他晶片與 Marvell 3D SiPho 引擎整合在同一基板上。這種方法無需電訊號離開 XPU 封裝進入銅纜或穿過印刷電路板。藉助整合光學器件，XPU 之間的連線可以實現更快的資料傳輸速率和比電纜長 100 倍的距離。這可以在 AI 伺服器內實現跨多個機架的擴充套件連線，並具有最佳延遲和功耗。

CPO 技術將光學元件直接整合在單個封裝內，從而最大限度地縮短了電氣路徑長度。這種緊密耦合可顯著減少訊號損耗、增強高速訊號完整性並最大限度地減少延遲。CPO 利用高頻寬矽光子光學引擎來提高資料吞吐量，與傳統銅連線相比，矽光子光學引擎可提供更高的資料傳輸速率，並且不易受到電磁干擾。這種整合還透過減少對高功率電氣驅動器、中繼器和重定時器的需求來提高電源效率。透過實現更長距離和更高密度的 XPU 到 XPU 連線，CPO 技術促進了高效能、高容量擴充套件 AI 伺服器的開發，從而優化了下一代加速基礎設施的計算效能和功耗。

業界首款 Marvell 3D SiPho 引擎在 OFC 2024 上首次亮相，支援 200Gbps 電氣和光學介面，是將 CPO 整合到 XPU 中的基本構建模組。Marvell 6.4T 3D SiPho 引擎是一款高度整合的光學引擎，具有 32 個 200G 電氣和光學介面通道、數百個元件（例如調製器、光電探測器、調製器驅動器、跨阻放大器、微控制器）以及大量其他無源元件，這些元件整合在一個統一的裝置中，與具有 100G 電氣和光學介面的同類裝置相比，可提供 2 倍的頻寬、2 倍的輸入/輸出頻寬密度和 30% 的每位元功耗降低。多家客戶正在評估該技術，以將其整合到其下一代解決方案中。

八年多來，Marvell 為連續幾代高效能、低功耗的COLORZ 資料中心互連光學模組提供了矽光子技術。該技術已透過眾多領先的超大規模資料中心的認證並投入大批次生產，以滿足其不斷增長的資料中心到資料中心的頻寬需求。Marvell 矽光子器件的現場執行時間已超過 100 億小時。

Marvell 一直是改變互連技術的先驅，致力於提高加速基礎設施的效能、可擴充套件性和經濟性。Marvell 互連產品組合包括用於定製 XPU 內高效能通訊的高效能 SerDes 和 die-to-die技術 IP、用於在同一板上實現 CPU 和 XPU 之間高效短距離連線的PCIe 重定時器、用於克服記憶體挑戰的突破性CXL 裝置、用於機架內短距離連線的有源電纜和有源光纜數字訊號處理器、用於資料中心內機架到機架連線的不斷擴充套件的PAM 光學 DSP以及用於連線相距數千公里的資料中心的相干 DSP 和資料中心互連模組。

正如很多文章報道，Marvell 和 Broadcom都是雲超大規模企業的主要定製 ASIC 晶片提供商。例如，亞馬遜多年來一直與 Marvell 合作開發 AWS Trainium，這是其用於 AI 訓練和推理工作負載的內部 AI 晶片。AWS Trainium2 已被亞馬遜和其他合作伙伴採用。在亞馬遜最近的財報電話會議上，管理層透露，亞馬遜與 Anthropic 合作建立了 Project Rainier，這是一個用於 AI 工作負載的 Trainium 2 超級伺服器叢集。亞馬遜計劃在今年晚些時候推出其下一代 Trainium 3 晶片。

因此，上述XPU的新突破對Marvell 來說很重要，因為他們的 ASIC 技術可以繼續支援超大規模企業和 AI 模型公司開發自己的 GPU/XPU 晶片，為 Nvidia和 AMD提供具有成本效益的替代方案。

在 2025 財年第三季度財報電話會議上，Marvell 指出，其與 Hyperscalers 的定製矽片合作伙伴關係的產量增長強於預期。管理層對未來定製矽片的增長充滿信心。換而言之，在定製矽片需求增加的推動下，Marvell 的增長將在不久的將來加速。