復旦大學在SiCMOS+GaN單片異質整合的探索

異質異構Chiplet正成為後摩爾時代AI海量資料處理的重要技術路線之一，正引起整個半導體行業的廣泛關注，但這種方法要真正實現商業化，仍有賴於通用標準協議、3D建模技術和方法等。然而，以拓展摩爾定律為標註的模擬類比晶片技術，在非尺寸依賴追求應用多樣性、多功能特點的現實需求，正在推動不同半導體材料的異質整合研究。

為此，復旦大學微電子學院張衛教授、江南大學積體電路學院黃偉教授合作開展了Si CMOS+GaN單片異質整合的創新研究，並在近期國內重要會議上進行報道。復旦大學微電子學院研究生杜文張、何漢釗、範文琪等同學承擔了相關研究工作。

前言

氮化鎵（GaN）憑藉其遠超矽（Si）的高功率密度和效率優勢，基於高達 537 的巴利加優值（相較於 Si 的 1），已然成為人工智慧 GPU 和 CPU 供電的核心關鍵技術，在半導體領域備受矚目。然而，當下 GaN 整合技術仍存在諸多侷限。一方面，GaN HEMT 僅能作為 N 型電晶體執行，致使器件功能多樣性匱乏，難以充分滿足複雜的積體電路設計需求；另一方面，在電源應用場景中，由於所有 GaN HEMT 均生長於同一 Si 襯底，缺乏有效的電壓隔離措施，高低壓器件相容性問題嚴峻，極大限制了其應用拓展。

為化解 GaN 功率整合困境，業界將目光聚焦於晶圓到晶圓鍵合（即異構轉移、異構鍵合）技術，該技術作為小晶片 UCIe 標準的關鍵環節，成為實現 3D 整合最直接有效的路徑之一。H.W. Then^[1]等人開創性地在 Si (111) 襯底上，透過層轉移和鍵合氧化物隔離技術，成功實現了 Si PMOS 電晶體（頂部層間電介質）堆疊於 GaN NMOS 電晶體（底部層間電介質）的 300mm 3D 順序單片整合，大幅提升了數字訊號處理中的射頻開關優值。但此方案存在固有缺陷，多層間大量的互連金屬線在高頻執行時，不僅顯著降低開關頻率，還會大幅增加寄生損耗；此外，底層的有源器件承受巨大垂直應力，而 GaN 材料對該應力極為敏感，致使器件失效風險急劇攀升。

鑑於此，作為材料定義系統中的顛覆性技術，GaN HEMT 與 Si CMOS 的異質整合應運而生，旨在攻克 RC 寄生效應及複雜應力機制難題，尤其聚焦於 GaN 積體電路設計創新。W.E. Hoke ^[2]團隊曾提出 GaN 和 SOI CMOS 的異質整合方案，藉助低溫 GaN 分子束外延（MBE）生長技術，有效降低高溫工藝對 Si 器件的不良影響，並在高速 ADC 的高增益放大電路中，初步實現電晶體電路級別的相關功能。J. Ren 等人則另闢蹊徑，開發出高壓 GaN HEMT 與低壓 Si MOSFET 異構整合的共源共柵結構，顯著削減了兩者離散器件間互連的寄生效應。但該方案需對整個異質整合工藝進行大幅調整，如特意將 CMOS 源漏（S/D）摻雜工藝推遲至 GaN 外延工藝之後，以最大程度降低高溫過程中 PN 結深度及摻雜分佈的波動。

面對上述異質整合瓶頸，本研究率先針對 6 英寸Si (111)外延片上開展 GaN/CMOS 積體電路（涵蓋 5V CMOS、20V CMOS、GaN HEMT 等關鍵部件）研究，力求在嚴格遵循 Si 和 GaN 工藝潔淨度標準的前提下，全力滿足積體電路整合應用的嚴苛要求。在此過程中，重點聚焦於幾大核心難題：高質量圖形化 GaN 外延生長技術攻關、材料與器件多物理場耦合建模、平臺化工藝及器件創新研發等。

以下為論文介紹：

一、平臺化工藝

本研究基於 6 英寸 As 摻雜的矽 <111> 襯底的n 型外延片開發異質整合晶圓研究工作，該外延適配 GaN 外延生長需求。依據半導體工藝嚴苛的潔淨度準則以及積體電路對多樣化器件功能的迫切訴求，將精心構建的 Si CMOS/GaN 1P2M 異質整合平臺工藝巧妙拆解為三大核心模組：Si 工藝模組（Module 1），專注於實現邏輯控制、電路保護及高壓驅動等基礎功能；GaN 外延工藝模組（Module 2），全力打造高質量選擇性 AlGaN/GaN 外延層，為後續平臺化工藝築牢根基；GaN 工藝模組（Module 3），旨在實現高壓 GaN HEMT 器件製備及全流程整合最佳化。歷經重重挑戰，最終制備出系列平臺化器件，涵蓋 5V/20V 高低壓 CMOS 及 GaN HEMT，全面滿足異質積體電路整合需求。

Fig. 1.1. Cross section of Platformed device.

Fig. 1.2. Heterogeneous integrated GaN HEMT – Si CMOS (a) Layout image of one cell. The green areas are GaN HEMTs; the other areas are Si CMOS (b) 4~6-inch wafer image.

在整個異質整合工藝推進過程中，兩大關鍵學術及工程技術難題亟待攻克：其一，全力攻克 Si CMOS 與 GaN 器件間的工藝相容性難題，實現高效功率整合；其二，深入剖析 Module 2 中 GaN 外延材料應力對 Si CMOS 器件效能的潛在影響，創新性地提出應力誘導 Si 晶格畸變模型，並對晶格應力作用下溝道區域載流子遷移率模型展開深度挖掘與解析。

二、平臺化器件

為嚴謹驗證 GaN 與 Si CMOS 單晶圓整合的可行性，研究團隊對所有器件展開全面電氣效能測試。從圖 3.1 (a) 所示的典型 PMOS 轉移特性曲線中清晰可見，其閾值電壓精準穩定在 -0.7 V 左右，導通態電流密度I_on高達 2.5 mA/mm，展現出卓越的電學效能。與此同時，圖 3.1 (b) 直觀呈現出 20 V 和 5 V PMOS 器件（尺寸為 40×100μm）的微觀影像及輸出特性曲線，為深入研究其工作機制提供了詳實資料支撐。藉助專業的 TCAD 模擬技術，進一步繪製出高低壓 PMOS 在導通及關斷狀態下的電場分佈圖（如圖 3.2 所示），猶如精準導航圖，為後續高壓器件設計最佳化指明方向，助力工程師們精準定位改進關鍵點。

Fig. 2.1.transfer characteristics of (a) 20V PMOS, (b) the image of 20 V and 5 V PMOS, output characteristics of (c) 20 V PMOS and (d) 5 V PMOS.

體 PN 二極體與雙極結型電晶體（BJT）作為高效能類比電路的關鍵基石，其效能表現同樣至關重要。從圖 2.2 展示的 PN 二極體 I-V 特性曲線可知，其正向電壓（V_F）約為 0.72V，且透過 Sentaurus T-CAD 模擬器精準揭示出摻雜濃度分佈細節，為工藝最佳化提供關鍵線索。而圖 2.3 呈現的 PNP 和 NPN 電晶體的 Gummel 曲線，則以直觀的資料走勢有力證明了兩類 BJT 均具備高電流增益特性，經精確提取計算，其平均 β 值分別達 260 和 300，彰顯出在類比電路應用中的巨大潛力。

Fig. 2.2.(a) I-V characteristics of the Bulk PN diode, (b) The doping concentration distribution from Sentaurus T-CAD Simulator.

Fig. 2.3. (a) Gummel curve of pnp transistor, (b) Gummel curve of npn transistor.

圖 2.4 聚焦於選擇性生長的、厚度約 3 μm 的 GaN 外延層上製備的柵寬為 (2×50)μm 的 HEMT 器件，詳細展示其輸出及轉移特性曲線。令人矚目的是，該器件在 VGS = 4.0V 時，最大漏極電流飆升至 700 mA/mm，充分展現出高電流密度承載能力；其閾值電壓（VTH）精準定位在 -3V（定義於 I_DS = 1 mA/mm 處），且比導通電阻（R_on,sp）低至 9.26 mΩ・cm²，各項關鍵指標全面超越傳統 Si 功率器件，標誌著 GaN 基功率器件效能的重大飛躍。

Fig. 2.4. output and transfer characteristics of the HEMT with a gate width of (2×50) μm.

三、多晶GaN材料應力與Si MOS的

多物理場耦合

在 GaN/Si CMOS 單片異質整合這一複雜精妙的系統中，應力因素宛如一把雙刃劍，其影響深遠且微妙，深刻左右著不同器件在該特殊環境下的物理機制表現，堪稱理解整個系統執行奧秘的關鍵密碼。

為從理論根源深度剖析該系統應力分佈規律及其對器件效能的內在作用機制，研究團隊傾盡全力構建出一套專門針對工藝過程中外延誘生的多晶氮化物層對 Si PMOS 器件影響的應力生成分析模型。該模型架構精巧，由應力生成模型、應力分析模型緊密交織而成，兩者相輔相成，其內在關聯邏輯在圖 3.1 (a) 中得以清晰呈現，為後續深入研究鋪就堅實理論基石。

透過圖 3.1 (b) 可直觀看出不同情形下溝道方向應力分佈差異，對比常規器件、本研究器件以及無氮化物覆蓋的本研究器件三種場景，恰似一場微觀應力世界的 “對比實驗”。由於氮化物與體矽之間存在顯著熱失配和晶格失配，生長於矽表面的氮化物在綜合考慮上述各類應變時，會不可避免地產生不可小覷的應力，並迅速向下傳遞至底層體矽器件，如同漣漪擴散般精準影響到 PMOS 溝道內的電子傳輸特性。當去除氮化物覆蓋後，本研究器件與常規器件表現出高度相似性；而一旦引入氮化物工藝，PMOS 溝道方向即刻產生強大拉伸應力，如同給器件效能施加強力 “催化劑”，對 PMOS 輸出特性產生深遠影響，這一理論分析結果與實際氮化物作用效果高度吻合，強有力地印證了氮化物應變分析在該單片異質整合系統中對體矽 PMOS 器件研究的關鍵重要性。

在成功搭建應力生成模型之後，緊接著需深度解密應力影響器件效能的微觀機制。圖 3.1 (a) 右側的模型示意圖宛如精密機械鐘錶內部構造圖，清晰呈現出這一複雜過程。總體而言，藉助經典的 k-p 微擾法精準量化應力對 MOS 器件的作用效果。首先，精心構建體矽價帶在常態下的 E-k 關係模型，宛如繪製出微觀世界的能量 “地圖”；隨後巧妙引入應變生成的形變勢場，精準新增應變哈密頓量，成功搭建應力作用下全新的 E-k 關係模型，為後續引數計算築牢根基。基於此先進模型，精準獲取價帶頂能級分裂能、空穴有效質量等關鍵引數，並將聲學聲子散射、谷間散射、電離雜質散射等相關散射機制納入考量範疇，全方位構建起矽中空穴遷移率與應力關係的精準數學模型。

Fig. 3.1.(a) Schematic of the analysis model, (b) the stresses in the channel direction for three different cases.

結論

綜上所述，本創新性平臺成功匯聚一系列高效能平臺化器件，涵蓋整合 Si – CMOS、PN 二極體、BJT 以及 GaN HEMT 等多元關鍵元件。透過對完整晶片工藝全方位最佳化打磨，如同雕琢璞玉般精心挖掘 Si 和 GaN 工藝獨特優勢，使其相互輝映、相得益彰，實現了 1 + 1 > 2 的協同效應。更為關鍵的是，本研究開創性地達成 GaN/Si CMOS 單片異質整合可行性的初步驗證，為異質異構、異質整合如何協同發展和建立相應的生態鏈提供有益的探索。

參考文獻

1. H. W. Then, S. Dasgupta, M. Radosavljevic, et al, "3D heterogeneous integration of high performance high-K metal gate GaN NMOS and Si PMOS transistors on 300mm high-resistivity Si substrate for energy-efficient and compact power delivery, RF (5G and beyond) and SoC applications," IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2019, doi: 10.1109/IEDM19573.2019.8993583.

2. W. E. Hoke, R. V. Chelakara, J. P. Bettencourt, et al. "Monolithic integration of silicon CMOS and GaN transistors in a current mirror circuit," in Journal of Vacuum Science& Technology B, vol.30, no. 2, pp. 14-21, Mar. 2012, doi: 10.1116/1.3665220.

3. J. Ren , C. W. Tang, H. Feng, et al, "A Novel 700 V Monolithically Integrated Si-GaN Cascoded Field Effect Transistor," in IEEE Electron Device Letters, vol. 39, no. 3, Mar. 2018, doi: 10.1109/LED.2018.2791586.

4. M. V. Fischetti, Z. Ren, P. M. Solomon, et al. Six-band kp calculation of the hole mobility in silicon inversion layers: dependence on surface orientation, strain, and silicon thickness. Journal of Applied Physics. 2003, 94(2), 1079-1095.

5. Y. Sun, S. E. Thompson and T. Nishida. Physics of strain effects in semiconductors and metal-oxide-semiconductor field-effect transistors. Journal of Applied Physics. 2007, 101(10), 104503-1-22.

6. D. Kinzer and S. Oliver, "Monolithic HV GaN Power ICs Performance and application," in IEEE Power Electronics Magazine, vol.3, no. 3, pp. 14-21, Sep. 2016, doi: 10.1109/MPEL.2016.2585474.

7. M. Basler, R. Reiner, S. Moench, et al. "Building Blocks for GaN Power Integration," in IEEE Access, pp. 163122-163137, Dec. 2021, doi: 10.1109/ACCESS. 2021.3132667.

8. R. Reiner, P. Waltereit, B. Weiss, et al. "Monolithically integrated power circuits in high-voltage GaN-on-Si heterojunction technology," the 13th International Seminar on Power Semiconductors (ISPS), Prague Czech Republic, 2016, doi:10.1049 /iet-pel.2017.0397.

9. B. J. Baliga, "Power semiconductor device figure of merit for high frequency applications," in IEEE Electron Device Letters, vol. 10, no. 10, pp. 455-457, Oct. 1989, doi: 10.1109/55.43098.

10. N. Ikeda, Y. Niiyama, H. Kambayashi, et al, "GaN Power Transistors on Si Substrates for Switching Applications," in Proceedings of the IEEE, vol. 98, no. 7, pp. 1151-1161, July 2010, doi: 10.1109/JPROC. 2009.2034397.

11. R. Reiner, M. Basler, S. Moench, et al. "Lateral GaN Power Devices and Integrated GaN Power Circuits: Status and Recent Progress," Components of Power Electronics and their Applications, Bad Nauheim, Germany, 2023, ISSN:978-3-8007-6129-

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