中興ZTE某研發部原理圖，電路設計，EMC等規範文件，收藏自檢

我們在設計電路的時候，很多時候是憑藉經驗的，但是憑經驗有時候確實會忽略一些設計規範，如果有一份檔案可以進行自檢，那正確性會高很多，下面是一份大廠的電子設計檔案自檢規範，大家可以進行參考。

不一定適合所有產品，大家可以根據這個完善制定自己公司產品的規範。

1 原理圖製圖規範

編號	級別	條目內容	備註
1	規定	原理圖必須採用公司統一原理相簿。
2	規定	原理圖應採用0.100柵格
3	規定	原理圖正文字型設定參照原理圖設計規範，採用預設設定。說明文字為82mil，管腳號為66mil。
4	規定	原理圖封面字型應調整到與欄目字型基本等大（建議使用180mil字型）。
5	規定	原理圖首頁放置ZTE_Cover_A4做為封面，不加圖框。	模組電路不加封面
6	規定	原理圖除首頁之外，一律採用ZTE_frameA4或者ZTE_frameA4plus圖框。只有在元器件符號很大，無法在圖框中擺放的情況下方可以選用ZTE_frameA3圖框。
7	規定	原理圖首頁封面Checked，Normalized和Approved三項不填寫，其他條目需要正確填寫。	模組電路無封面
8	規定	原理圖各頁圖框上除了Checked一項外，均須正確填寫。填寫的內容和頁碼、總頁數等資訊應以規定的使用者變數（Customer Text）進行標註。	模組電路除外
9	規定	除封面頁，每一頁左下角應該採用環境變數註明修改日期；除封面和目錄頁之外，每頁的左下角標註本頁的功能說明。
10	規定	原理圖必須署名。多人設計原理圖應在相應頁碼署各自的名字；封面簽署單板負責人姓名。署名採用漢語拼音，大寫字母，姓在前，名在後，以一個英文空格符隔開。對於改版、借鑑的原理圖，簽署最後一次修改者的姓名並由其對原理圖質量負責。
11	提示	放置一個Standard庫中的ZTE_frameA4plus圖框，以使用者變數的形式正確填寫所有內容，包括說明、日期等資訊，其他頁複製該頁內容可以加快工作速度，並使各頁保持一致。
12	推薦	目錄頁放置2個Contents框，左側為目錄，右側為模組呼叫情況。兩框應水平方向應對齊。如果原理圖頁數較多，目錄頁只寫目錄，增加目錄頁說明模組呼叫情況。
13	推薦	原理圖各頁內容依次為：封面、目錄、電源、時鐘、CPU、儲存器、邏輯、背板（母板）介面等。
14	規定	每頁內容緊湊但不雜亂、擁擠。
15	規定	原理圖上所有的文字方向應該統一，文字的上方應該朝向原理圖的上方（正放文字）或左方（側放文字）。
16	規定	原理圖上的各種標註應清晰，不允許文字重疊。	交叉標註另行規定
17	規定	各個晶片的區域性去耦電容應和晶片布在同一頁面或者就近放在下一頁面上，並增加說明；多個器件的去耦電容共用一頁圖紙時，應標註去耦電容是為哪個器件放置；全域性去耦（旁路）電容可以在電源部分或者原理圖最後部分放置，並增加“GLOBE DECOUPLING”字樣說明。
18	規定	僅和晶片相關的上拉或下拉電阻等器件，建議放置在晶片附近。
19	規定	電阻（電阻網路除外）、電容（電容網路除外）、電感的管腳標註，器件的path資訊等不必要資訊不要顯示。
20	規定	元器件的位號要顯示在該元件的附近位置，不應引起歧義。
21	規定	晶片的型號和管腳標註，精密電阻、大功率電阻、極性電容、高耐壓電容、共模電感、變壓器、晶振，保險絲等有特殊要求的器件引數要顯示出來，LED應標示型號或顏色。
22	規定	差分訊號規定使用“+/-”符號，“+/-”可以在網路名的中間或末尾。
23	推薦	無特殊要求（例如系統方案命名需求）差分訊號以“+/-”結尾。
24	規定	E1訊號線採用TIP來表示同軸電纜芯線（雙絞線的+），用RING來表示同軸電纜遮蔽層（雙絞線的-）。
25	規定	有確定含義的低電平有效訊號採用*或者_N（引入邏輯的需要用_N）字尾結尾。“有確定含義”包括但不限於如下訊號：片選，讀寫，控制，使能。
26	規定	所有的時鐘網路要有網路標號，以CLK 字元結尾，以便於SI分析、PCB佈線和檢查；非時鐘訊號禁止以CLK等時鐘訊號命名字尾結尾。時鐘訊號命名應體現出時鐘頻率資訊。
27	規定	採用串聯端接的訊號（包括時鐘），串阻在原理圖上應就近放置於驅動器的輸出端。串阻和驅動器之間不放置網路標號，串阻後的網路進行命名（時鐘訊號必須命名並滿足時鐘訊號的命名規範）。
28	規定	所有單板內部電源網路的命名都必須採用“VCC”開頭，單板介面電源的定義和系統定義保持統一。
29	規定	經過濾波的電源必須命名，命名也必須以“VCC”開頭。
30	規定	在PCB佈線時有特殊要求的網路要定義網路名，推薦在原理圖上註明要求。
31	推薦	全域性電源和地應呼叫原理相簿中的符號。
32	規定	確認多個部分組成的器件原理相簿，在打包過程中位號正確，沒有出現錯位等現象。
33	推薦	不推薦使用“Location”硬屬性解決位號錯位問題。
34	規定	使用Alias連線的網路，必須使用網路標號的方式進行連線，不能使用連線(wire)進行連線。
35	規定	禁止使用SIZE屬性放置多個器件，例如測試點、去耦電容、光學定位點等。
36	規定	所有出頁網路應放置出頁符offpage/offpg，出頁符的方向應和訊號流向一致。原理圖必須進行交叉標註。除匯流排等字元太多無法調整的網路之外，交叉標註的字元不應重疊。
37	規定	offpage/offpg符號的呼叫，應根據訊號流向採用正確的符號，不應將符號進行翻轉、映象後使用。
38	推薦	Offpage/offpg符號和交叉標註文字應儘量對齊。
39	器件管腳上的引線，應引出後再分叉，不得直接在器件管腳上分叉。
40	規定	相容設計、料單可配置部分、除錯用最終不安裝部分器件，應在原理圖上註明。
41	規定	原理圖中的實現與設計說明中的描述一致。訊號的命名應有意義。邏輯晶片管腳命名與設計說明、邏輯設計說明文件一致。建議訊號命名儘量和有意義的晶片管腳命名一致。
42	規定	提供各單點網路列表和未連線管腳列表，並一一確認
43	提示	採用Cadence提供的工具對原理圖和PCB的網表一致性進行檢查。
44	推薦	原理圖列印為PDF檔案時，推薦使用Arial字型。
45	規定	模組電路不加封面和目錄頁。
46	規定	模組電路內部位號禁止使用硬屬性。
47	規定	模組電路使用Standard庫中的inport，outport和ioport和頂層相連。
48	規定	模組電路設計其他規範待新增

2 電路設計

通用要求

編號	級別	條目內容	備註
1	規定	單板網路的連線必須正確無誤。（個人自查）
2	規定	器件之間的介面電平匹配。
3	規定	PECL到LVPECL的介面使用交流耦合（直流平衡情況）或3電阻端接。採用交流耦合作熱拔插時需注意防止因電容積累電荷放電導致器件損傷，可在電容與單板輸入/輸出介面採用大電阻下拉。
4	規定	單板熱拔插對外介面器件選型必須能夠滿足熱拔插要求。
5	規定	熱拔插介面設計，選用的器件內部不允許有從埠對電源的二極體鉗位保護網路。
6	提示	在不同電平介面時利用鉗位二極體實現介面，需要考慮限制電流。
7	規定	差分訊號應考慮Failsafe功能。
8	提示	瞭解CMOS器件的閂鎖現象，選用不易發生閂鎖的器件。（一般要求Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II。）
9	規定	器件工作速率符合設計要求。
10	推薦	在滿足系統性能要求的情況下，儘量降低訊號的速率，採用慢速器件。
11	規定	凡公司、事業部、部門有模組電路、通用電路，能夠滿足設計要求者，無特殊原因一律採用模組電路。優先選用公司級模組電路。
12	規定	無模組電路可以呼叫，但是產品約定設計方式或者器件者，無特殊原因一律按照產品約定進行設計。
13	規定	相同功能的電路，如無特殊要求應採用相同的電路和器件。
14	規定	使用同一個物料程式碼下有多個器件，確認每一種器件的能夠滿足應用要求。
15	規定	單板上所有有復位管腳的晶片，要求復位腳軟體可控。
16	推薦	CPU等的控制訊號應使用上/下拉電阻保證上電時的狀態確定。
17	推薦	初次設計CPU、DSP和ASIC的配置管腳的上拉或下拉狀態儘量設計成可調。
18	提示	閱讀器件手冊時，應該到器件廠商網站上尋找最新版本，並瞭解其版本變更歷史和查閱最新版本勘誤表。
19	規定	對於設計中的可配置部分（包括為除錯設計而最終不安裝的部分），必須註明本板線上執行和除錯使用的所有配置方式。
20	規定	要考慮器件輸出或驅動器輸出的驅動能力，等效負載不能超過器件的驅動能力的80%。
21	規定	MCU序列埠訊號經晶片驅動後，將收發訊號和地引到預留的3Pin插座
22	規定	單板3Pin RS-232序列埠插座統一定義為：Pin1—本地傳送Tx；Pin2—地線；Pin3—本地接收Rx。
23	規定	通用件率滿足事業部通用件率的要求：新板滿足90%，改版滿足80%。優先選用部門推薦的公用器件。
24	規定
25	規定

邏輯器件應用

編號	級別	條目內容	備註
1	規定	不帶內部上下拉和匯流排保持功能的CMOS/BiCMOS器件，未用輸入端嚴禁懸空，必須透過電阻進行上拉或下拉處理。
2	規定	單板帶有可以裁減部分，原理圖中部分器件可能不焊接時，需要確保這些器件不焊接不會導致其他器件的輸入端懸空。
3	規定	邏輯器件不用的引腳或者固定電平的訊號如需預置電平處理，必須透過電阻上拉或者下拉，不允許直接接電源或地。
4	規定	對器件未用輸入端進行上拉或下拉處理，必須滿足可測試性設計要求。
5	規定	中斷訊號要透過上拉或下拉來使中斷訊號處在預設的非觸發態。	器件手冊規定優先
6	規定	多級具有上電3態的器件級聯驅動訊號時，如果訊號上電過程要求確定電平，則各級輸入端都必須採用上拉或下拉電阻確定狀態。
7	規定	採用具有上電3態的器件驅動背板輸入控制訊號，如果該訊號上電後立刻需要讀取且不受上電覆位控制（例如微控制器ISP模組中的背板復位訊號和下載使能訊號），則必須採用電阻置初始電平。
8	規定	訊號線上的上拉或下拉電阻能夠滿足可靠預置電平要求。
9	推薦	對於CMOS器件，如無特殊要求單個管腳的上拉或下拉可以取10k，多個管腳或其他具體情況可以參見下面的條目和以及進行計算確定。
10	規定	對使能內部上拉的ISP MACH 4000型EPLD，以及和Cyclone型FPGA通用IO管腳連線的網路，下拉電阻採用1K，上拉電阻可選擇10K。
11	推薦	資料匯流排的下拉不宜使用太大的電阻，推薦使用1K。
12	規定	OSC的ST_N管腳應該加上拉電阻（推薦值為1k，建議直接呼叫晶振濾波模組電路）。
13	規定	對背板輸出的驅動器，如果其OE端需要控制，應採用電阻設定為輸出無效狀態。對於常見的244器件，OE*應該採用電阻上拉。
14	規定	參照器件的Datasheet將所有控制腳透過電阻進行上拉或下拉，特別是晶片的OE /CE端。
15	規定	Enable、Set、Reset、Clear和三態器件輸出的上拉、下拉正確
16	推薦	上下拉電阻放在接收端器件處。對於1個驅動多個接收的網路，非特殊需要只放置1個上下拉電阻。若接收器件全部放置在同一頁面，在接收器頁面放置上下拉電阻；若接收器件分佈在不同頁面上，在驅動器端放置上下拉電阻。
17	規定	避免使用一個排阻同時對訊號進行上拉和下拉。
18	規定	如果匯流排可能處於浮空狀態，那麼匯流排需要有上拉電阻或下拉電阻，保證在沒有器件佔用匯流排時，匯流排能處於一個有效電平，以降低器件功耗和干擾。
19	規定	UART器件16C55X，如果不使用其DSR、DCD、CTS訊號，需要進行下拉，使訊號為有效狀態，避免自動流控制的器件不能正常工作。
20	規定	PCI的三態和OD、OC訊號要有上拉。
21	規定	PCI匯流排設計中FRAME#, TRDY#, IRDY#, DEVSEL#, STOP#, SERR#, PERR#, LOCK#，INTx#， REQ64#和 ACK64#等訊號需要採用合適的電阻進行上拉處理。上拉的阻值須依照負載情況計算。
22	規定	避免輸入訊號的緩慢變化（如按鍵復位訊號），對緩慢變化的訊號需要使用施密特觸發器輸入的器件進行驅動。
23	規定	設計中應防止上電及正常工作時出現匯流排衝突。對於可能出現衝突的情況，應採用互斥設計，確保不會因為軟體問題導致衝突。
24	規定	和背板直接相連的驅動器必須滿足熱拔插要求（我們要求有OE端控制，上電三態、關斷電流控制）。
25	推薦	MCS-51微控制器的匯流排及埠需要加驅動。驅動器選型禁止採用匯流排保持器件或者內建下拉電阻的器件。
26	推薦	原則上不推薦使用匯流排保持器件或者啟用可程式設計器件的匯流排保持功能。
27	推薦	具有BUS-HOLD特性的器件，透過外接上拉或下拉電阻實現狀態預置時，電阻取值不宜過多於3K，推薦採用1K電阻。
28	提示	BUS HOLD器件，不論其輸出埠處於何種狀態，其輸入埠的BUS HOLD特性一直有效。對於雙向器件，其兩個方向埠在輸出高阻態下輸入Bus Hold特性一直有效。
29	規定	與背板相連的普通邏輯電平訊號，如非特別要求，需要採用串接電阻；背板輸入的訊號，為防止當傳送端關斷、未插、掉電時懸空，應採用上拉或下拉電阻，選擇上拉還是下拉的原則是一塊板的區域性失效不會對其他板產生嚴重影響。	訊號完整性優先
30	推薦	一般情況下背板介面輸出串聯電阻選取33.2歐姆（或33歐姆排阻），輸入串聯電阻選擇100歐姆電阻或者排阻。對於既有輸出又有輸入的訊號，如果單板佈線佈局困難，可以考慮採用一個33歐姆電阻；對於匯流排型拓撲負載多於4個時，應根據SI模擬測試結果選取電阻；對於需要把傳送到背板的訊號收回來的拓撲，必須在33驅動器輸出端直接輸入，不得在33歐姆電阻後接收。	訊號完整性優先
31	推薦	背板輸入訊號緩衝器應用下拉電阻和串阻。背板輸入訊號緩衝器下拉電阻取10K，串阻取100歐姆。背板輸入訊號緩衝器輸入先下拉再經過串阻，設計上會具有更大的靈活性。設計中應嚴格遵守產品設計約定。
32	推薦	對於匯流排保持器件或者輸入內建上下拉的器件，未用輸入管腳懸空處理。

時鐘設計

編號	級別	條目內容	備註
1	規定	對於輸出多於5個的時鐘驅動晶片，電源推薦採用磁珠濾波，磁珠後應該新增電解電容和足夠的陶瓷去耦電容，佈局時推薦區域性鋪一小塊銅皮。
2	推薦	時鐘晶片的電源和地參考器件手冊處理。對鎖相環電源採用磁珠濾波的，磁珠後應該採用多級陶瓷去耦電容以保證電源低阻抗。
3	推薦	單板50MHz以上時鐘驅動器件未用管腳，備用放置不大於15pF的電容接地平面。該電容預設不焊，如果EMC測試高頻輻射超標，可以焊上除錯。	參見說明
4	推薦	時鐘驅動器件未用管腳對平面電阻/電容採用分立器件，不得使用排阻排容。
5	規定	時鐘訊號網路必須採用合適的端接方式。
6	推薦	時鐘網路推薦採用點對點，源端端接方式。
7	規定	當介面標準或器件對時鐘網路等佈線有要求時，依照介面標準或器件要求執行。
8	規定	鎖相環串聯使用，須注意不會引發諧振。
9	推薦	不推薦使用多通道輸入時鐘驅動器驅動不同時鐘。
10	推薦	板間傳輸的時鐘訊號，上單板後在時鐘的輸入端備用去回鉤電容。
11	推薦	子卡與母板間傳輸的時鐘，應保證子卡不在位時，時鐘輸入不懸空，時鐘的輸出有匹配。
12	推薦	對於VCXO，如果要求寬的牽引範圍(如±90ppm)，不要選用3次泛音晶振。

保護器件應用

編號	級別	條目內容	備註
1	規定	TVS管的最大鉗位電壓VCMAX應不大於電路的最大允許安全電壓。
2	規定	TVS管的最大反向工作電壓VRWM應不低於電路的最大工作電壓，一般可選VRWM為電路最高工作電壓的1.1~1.2倍。
3	規定	TVS管的額定最大脈衝功率必須大於電路中出現的最大瞬態浪湧功率。
4	規定	對於高速鏈路，需要考慮TVS管結電容的要求
5	規定	注意單向和雙向TVS管的選擇。
6	規定	在RS-232鏈路中必須採用雙向TVS管。TVS管放在訊號線串聯電阻外側，單板入口處；串聯電阻靠近232介面器件放置。
7	規定	TVS器件的選型時要考慮器件的響應時間滿足要求。
8	規定	當TVS和壓敏電阻聯合使用進行浪湧保護時，壓敏電阻的壓敏電壓要低於TVS的鉗位電壓VC。
9	規定	保護器件應與被保護器件接在相同的地平面。如採用變壓器隔離，隔離變壓器初次級兩側的器件要分別接對應的參考地。
10	規定	PTC與TVS配合使用時，PTC要能及時動作，對TVS進行過流保護，同時，PTC本身也要能夠滿足工作電壓的要求。
11	規定	對於需要出機框的訊號線（例如勤務電話、網線、E1線、232、485等等），需要新增保護電路或者進行隔離；對於在機架內部的訊號線一般不需要新增保護電路。

可程式設計邏輯器件

編號	級別	條目內容	備註
1	推薦	FPGA的LE資源利用率要保證在50%～80%之間，EPLD的MC資源的利用率要保證在50%～90%之間。對於FPGA中的鎖相環、RAM、乘法器、DSP單元、CPU核等資源，經過精確預算，允許使用到100%。
2	推薦	預留一定數量的測試IO（一般推薦不小於實際使用的IO數的10%），測試IO中要有一定量（不少於40%）要連線在測試針上。根據邏輯的複雜程度和管腳佔用情況、版面緊湊程度可以斟酌安排。第一版測試針可以多留一些，穩定之後的版本可以少一些。
3	規定	可程式設計邏輯器件的輸入時鐘至少有一個本地的不間斷時鐘。CPU介面等部分的設計，必須採用本地時鐘完成。
4	規定	對於邏輯晶片的輸入時鐘，如果使用內部鎖相環，必須保證時鐘的輸入頻率、佔空比、抖動、輸出頻率滿足鎖相環要求。鎖相環電路儘量按照晶片提供的參考電路設計。
5	規定	對於可程式設計邏輯器件的懸空管腳（包括測試管腳、設計裁減導致的懸空輸入等），必須確認其在正常工作中不能懸空。
6	推薦	Lattice ISP Mach4000系列器件，建議使能內部上拉，外部上拉採用10K，下拉採用1K設計。	參考上下拉部分規範
7	推薦	一般情況下，Cyclone器件外圍上拉可採用10K，下拉採用1K設計，避免下載之前出現不定態電平。	參考上下拉部分規範
8	提示	Cyclone器件設計時應對可能懸空的輸出管腳使能內部上拉。
9	規定	PLD設計中，不推薦使用可程式設計的匯流排保持功能。
10	規定	EPLD/FPGA的專用輸入管腳（時鐘輸入管腳）不要懸空
11	規定	FPGA的Done指示管腳（包括Conf_Done和Init_Done訊號）需要被監控。
12	規定	不要用特殊管腳當做普通的IO使用。
13	規定	FPGA全域性時鐘輸入必須從全域性時鐘輸入管腳引入；其他時鐘訊號也應儘量從專用時鐘輸入管腳引入；全域性復位以及其他全域性訊號儘量從專用的全域性引腳引入。
14	規定	邏輯晶片的nConfig、Conf_Done和nStatus管腳應上拉，電阻選擇參考手冊規定。
15	推薦	為了防止FPGA的nConfig訊號受到毛刺干擾，導致邏輯晶片異常掉邏輯，可在nConfig管腳加一個RC電路。RC電路靠近FPGA防止
16	規定	對於採用AS模式下載的設計，要保證nConfig的上升沿落在3.3V電源穩定之後。
17	提示	可能的話提供一定的慢速時鐘給EPLD/FPGA，在長定時時可以節省資源。

電源設計

編號	級別	條目內容	備註
1	規定	熱拔插系統必須使用電源緩啟動設計。
2	推薦	在壓差較大或者電流較大的降壓電源設計中，建議採用開關電源，避免使用LDO作為電源。對紋波要求較高的場合中，可以採用開關電源和LDO串聯使用的方法。
3	規定	LDO輸出端濾波電容選取時注意參照手冊要求的最小電容、電容的ESR/ESL等要求確保電路穩定。推薦採用多個等值電容並聯的方式，增加可靠性以及提高效能。
4	推薦	電源濾波可採用RC、LC、π型濾波。電源濾波建議優選磁珠，然後才是電感。同時電阻、電感和磁珠必須考慮其電阻產生的壓降。
5	規定	大容量電容應並聯小容量陶瓷貼片電容使用。
6	規定	電源必須有限流保護。
7	推薦	升壓電源（BOOST）使用必須增加一個保險管以防止負載短路時，電源直通而導致整個單板工作掉電。保險的大小由模組的最大輸出電流或者負載最大電流而定。
8	規定	單板輸入電源要有防反接處理，輸入電流超過3A，輸入電源反接只允許損壞保險絲；低於或等於3A,輸入電源反接不允許損壞任何器件。
9	規定	電源停用磁飽和電路；禁止選用採用磁飽和電路的電源模組。
10	規定	對於多工作電源的器件，必須滿足其電源上掉電順序要求。
11	提示	多個晶片配合工作，必須在最慢上電器件初始化完成後開始操作。
12	推薦	採用SO-8封裝的LDO（如MIC5209BM），用於密封環境時，為保證熱應力降額滿足要求，通常熱耗不應超過0.3W。	以可靠性工程師熱設計為準
13	提示	電源控制晶片JTAG下載口單獨引出。
14	推薦	在存在分板工藝，以及需要過波峰焊的單板上，-48V電源濾波儘量避免使用貼片陶瓷電容，必須使用的要保證佈局時避免電容受到過多機械應力。
15	規定	單板電源引出單板使用，應該新增限流保護措施，避免外部負載短路造成單板無法正常工作。
16	推薦	電源模快/晶片感應端在佈局時應採用開爾文方式。
17	提示	三端穩壓器輸出到輸入應該有反向洩放二極體，防止掉電時損壞器件。
18	提示	不允許出現過大壓差的不同電源之間，可用二極體限制壓差。

其他應用經驗

編號	級別	條目內容	備註
1	規定	使用CY2302時鐘驅動器，應注意如果對輸入輸出時鐘的相位要求一致，那麼必須選擇OUT2反饋、OUT1輸出。
2	規定	有極性的耦合電容注意其直流偏置電壓，尤其是串聯電感使用時應防止反向電壓的產生。
3	規定	電容的耐壓和溫度降額都必須滿足公司降額要求。工作溫度升高，電壓的降額程度要增大。
4	規定	電阻的功率和溫度降額都必須滿足公司降額要求。工作溫度升高，功率的降額程度要增大。
5	規定	ADM706R在使用中應該將PFI直接接電源，避免器件上電時進入測試模式。公司通用電路採用上下拉設計。在ADM706更改設計之前，我部門指定不使用ADM706R器件，採用MAX706避免此問題。
6	規定	MPC860 的TRST*設計時接/PRESET，避免器件上電時進入測試模式。
7	規定	860的TA上拉要1K，不能太大。
8	規定	在使用MPC860的設計中，如果只對MPC860硬體復位配置字用到的部分資料線透過硬體復位配置字驅動器進行驅動，其他資料線預設為MPC860內部下拉，那麼MPC860的資料匯流排不能使用帶匯流排保持功能的驅動器。
9	規定	系統應對指示燈顏色、狀態進行規定。指示燈設計，綠燈亮/滅表示正常或者工作狀態，紅燈亮表示有告警，滅表示無告警。特殊情況下允許採用黃燈指示。除非外觀需要，不推薦採用其他顏色的指示燈。
10	規定	面板燈必須經過驅動器進行驅動，應該採用低電平有效方式點燈（純電源板另外考慮）。
11	規定	面板指示燈/輸入輸出外部訊號不與單板內重要訊號共用驅動器。
12	規定	面板燈5V使用510歐姆左右的電阻，3.3V使用330歐姆左右的電阻。電阻應在公司通用件庫中選取常用器件。
13	規定	單板內部3.3V指示燈推薦統一採用1K限流電阻。
14	規定	內部電源指示燈，如果電源電壓低於2V，必須經過三極體驅動發光二極體。
15	規定	面板燈（撥碼開關、按鈕）等上串接的電阻必須接在驅動器和指示燈（開關、按鈕）之間，電阻靠近驅動器放置，避免外界干擾對驅動器的衝擊。
16	推薦	單板內部指示燈推薦使用低電平驅動指示燈，驅動能力足夠時可以採用高電平點燈，選擇主要從節省成本角度出發。
17	規定	單板內必須有電源指示，邏輯下載指示燈
18	規定	ADC和DAC的模擬地和數字地引腳，在外面應該用最短的連線接到同一個低阻抗的接地平面上。
19	提示	乙太網非點對點連線時。PHY器件的驅動能力在器件的允許範圍內要調到最大。
20	規定	正確配置CPU的上電配置管腳，配置管腳透過電阻上拉或下拉。（配置的內容主要包括：BOOT的資料寬度、FLASH的資料寬度、時鐘的工作模式、地址對映模式、PCI的主從模式、PCI仲裁使能、BOOT是從LOCATION BUS還是PCI上啟動、鎖相環時鐘配置、輸出阻抗等）
21	規定	MOSFET的柵極（Gate）串10歐姆電阻可有效抑止振盪；MOSFET並聯使用時，每個MOSFET的柵極要分別串10歐姆電阻。電阻儘量靠近柵極放置。
22	規定	與MOSFET柵極並聯的ZENER二極體可能會引發振盪，要將其連線到柵極串阻的外側。
23	規定	與MOSFET柵極並聯的電容可能會引發振盪，要將其連線到柵極串阻的外側。注意並聯電容減慢了開關的速度，增加了MOSFET 並聯應用時的不平衡。
24	提示	保證MOSFET的柵極驅動類似一個電壓源，具有儘可能小的阻抗。
25	提示	漏極和源極間並聯阻容緩衝器或並聯齊納二極體和電容的串聯吸收電路，這樣在管子關斷時漏極電流較快減小，使漏源極之間的電壓在擊穿電壓值之下，起到保護管子的作用。
26	提示	應減小MOSFET柵極電壓的上升時間，使MOSFET儘量少的時間處於負溫度係數區域，從而降低熱失控的危險。
27	提示	MT9040、IDT82V3001A等鎖相環上電後或輸入參考頻率改變後必須復位鎖相環。
28	規定	繼電器線圈、風扇電機繞組等感性負載必須有續流二極體。
29	規定	繼電器線圈工作電壓不允許降額使用，繼電器在應用中應注意是線圈是否有極性要求，避免退磁。
30	提示	繼電器電路在設計中，應儘量讓繼電器長期處於釋放狀態，減小功耗，並減小線圈溫升降低壽命的機率。
31	提示	要保證光電耦合器能可靠地工作在開關狀態， IF取值不能太小（可取值CTR最大值對應IF的40％左右），並且集電極負載電阻要滿足如下的關係式： (VCC-VIL)/(CTR（min）*IF-II) £RL£ （VCC – VIH）/( ICEO + II)。
32	規定	按鍵、跳線、撥碼開關與IC埠之間串接小電阻（推薦100歐姆）或並接TVS管做ESD防護。推薦採用電阻以節省成本。對於上下拉都有電阻的設計方式，可將電阻放在跳線和器件之間作為保護。
33	規定	運算放大器設計為放大器時，同相輸入和反相輸入端的輸入等效電阻要一致，減小輸入偏置電流和誤差電流引起的的誤差和噪聲。
34	規定	ADC、DAC如果使用外部電壓參考，應注意參考電壓的精度和穩定性，只有在要求不高的情況下才可以採用電源作為參考電壓，並且必須經過濾波。
35	推薦	單板上有多個處理器或高速器件，並且各處理器/高速器件對時鐘同相工作無要求時，各器件的時鐘相位儘量錯開，減少同時動作的邏輯閘數量，降低瞬態工作電流，從而降低單板或系統的EMI。
36	提示	三態/OC/OD時分資料/狀態匯流排釋放時應注意釋放速度的問題。
37	規定	非變壓器隔離的差分訊號，例如RS-485訊號，LVDS訊號等，傳送和接收側必須採用相同的參考地。
38

3 可靠性設計

編號	級別	條目內容	備註
1	規定	鉭電容的耐壓要降額到1/3以下。
2	推薦	紋波電流大和衝擊電流大可能引起鉭電容失效，故衝擊電流場合慎用鉭電容，熱插拔等電源瞬變場合謹慎選用鉭電容。
3	推薦	避免使用大容量鉭電容；可用並聯的形式。
4	規定	鉭電容失效易產生明火，故避免明火的場合慎用鉭電容。
5	規定	電源模組選型時，應確保電源模組上的鉭電容符合降額標準。
6	規定	工業級及商業級器件在實際使用中，結溫降額應採用同樣的降額標準，以確保實際使用中具有較高的可靠性水平。
7	規定	面板監控線纜必須加入防靜電保護電路（呼叫部門模組電路）。
8	推薦	單板上關鍵晶片、功耗較大IC，附近預留接地插座以備未來加裝散熱器接地用
9	規定	散熱器儘量多點、低阻抗、短距離接工作地平面。散熱器與支柱、螺釘等的連線處採用星月孔與工作地平面連線；
10	規定	LDO等晶片的散熱體如果是接在電源腳上時，與之接觸的散熱器應該多點接到該電源上。
11	規定	器件或模組對散熱器接地有明確要求時，按要求接地。如：帶鋁基板電源模組的基板和安裝孔及散熱器要接保護地。
12	規定	單板上無法實現將散熱器接地方式處理時，散熱器可以採用浮空方式。
13	規定	同軸電纜的外遮蔽層，遮蔽電纜的遮蔽層可以透過介面接保護地
14	規定	明確標註金屬殼體的處理方式
15	推薦	器件帶有金屬殼體的引腳，將引腳連線到相應的地上。 ESD防護器件接地端、金屬外殼的元器件的金屬外殼、遮蔽裝置接到靜電防護與遮蔽地；具有金屬殼體而人手又經常接觸的部件如接外掛等部件，其金屬殼體應與接地的機殼或底板緊密相連。內部電路在靠近這些部件的部位，應採用大面積接地。
16	推薦	如果上面的規則實現困難，推薦金屬殼體接地的優先順序：透過洩放電阻連線到遮蔽地>保護地>工作地
17	提示	對於一些敏感電路，設計中應進行容限分析，以確認器件選型滿足電路容限要求。
18	規定	單板保險絲降額合理（額定電流降額至少50％，標稱熔斷熱降額至20％），應放在保護器件的前面。對於可能工作於溫度較高環境的設計，必須充分考慮保險絲降額。
19	提示	對於衝擊電流很大的場合，保險絲不能按照標稱的熔斷熱計算。有案例表明，即使很大降額，仍然不能滿足要求。廠家不能解釋。增加緩啟動是根本方法，不能加緩起可以考慮不用保險絲。
20	規定	儘量不採用無鎖定裝置的聯結器，必須使用時需評審。
21	提示	跳線帽和撥碼開關等機械器件存在可靠性，腐蝕等多方面問題，且失效模式通常容易使系統進入不正常的分支。儘量避免使用，透過電阻的方式用料單區分。

4 訊號完整性/電源完整性設計

編號	級別	條目內容	備註
1	提示	選擇更不易造成訊號完整性問題的介面方式/器件。
2	規定	關鍵路徑經過時序設計，具備時序分析報告。凡涉及時序控制的電路，比如CPU/FPGA/專用IC訪問外掛儲存器等必須進行時序分析。	時序設計另行規定
3	規定	滿足以下任意一項或多項的網路必須附帶訊號完整性前模擬分析報告：時鐘訊號；頻率較高；有較嚴格的時序要求；對邊沿單調性有要求（邊沿敏感訊號）；網路拓撲復雜（帶有多個分支和負載）；對過沖等敏感（參見器件手冊）；相關標準對訊號質量有要求。	SI模擬另行規定
4	推薦	採用16244驅動器驅動變化訊號，建議在驅動器輸出新增33.2歐姆電阻或者33歐姆排阻。
5	提示	有一些可程式設計邏輯器件可以設定輸出的驅動強度、電流等引數，透過合理設定可以改善訊號完整性。
6	提示	如果時序允許，應將可程式設計邏輯器件的輸出擺率設定為慢擺率。
7	推薦	讀寫訊號的驅動拓撲應儘量簡化，必要應採用多個驅動器的方法簡化拓撲，並進行訊號完整性模擬，採用合適的端接。
8	推薦	可程式設計邏輯器件，輸出交變訊號時應進行端接。不便端接的訊號應採用設定電流、擺率等方式改善訊號完整性。
9	提示	單向的片選等訊號，可以採用源端端接。
10	規定	EPLD/FPGA輸出的UART時鐘等交變訊號，必須進行端接。
11	規定	電源上電解電容的數目應該滿足電源完整性要求。
12	規定	去耦電容的設計滿足對工作電源的目標阻抗的要求，並按PI分析報告實施。	PI設計另行規定
13	推薦	考慮為換層、穿越平面割裂的訊號配置旁路電容。
14	推薦	在需要對電源完整性進行測試的位置，放置電源完整性測試點。
15	規定	對處理器等大規模關鍵器件，必須放置電源完整性測試點。

5 系統相關設計

編號	級別	條目內容	備註
1	規定	單板介面設計要和設計規範保持完全一致。
2	規定	背板插座上本板沒有使用的PIN，不要連線到單板內的任何網路。
3	規定	熱插拔系統的介面不應採用不支援插拔的標準。
4	規定	熱拔插系統避免使用I2C匯流排。如因歷史原因使用I2C匯流排，電源須採用二極體防止電流反灌。
5	規定	背板輸入的TTL/CMOS控制訊號應該設定成高電平有效，一般情況處於低電平。
6	規定	單板輸出到背板的匯流排訊號以及主備單板公用的訊號，在單板上電前、單板異常狀態下處於高阻態，各控制和狀態訊號符合設計方案約束。
7	規定	單板在區域性掉電時不應出現器件損壞，不影響其他單板匯流排訊號。
8	推薦	在基本不增加成本的情況下，在第一版設計時，建議保留可調部分設計，並增加可調部分的設計和冗餘設計，要儘量多的增加可調部分的設計。如，透過電阻或跳線實現靈活的功能選擇、儘量多的引出測試點、合理使用器件的空閒管腳增加器件之間的冗餘通道（特別是邏輯器件之間），不同器件方案驗證的相容設計等。
9	規定	單板執行時不需要進行調節的地方一律不用可調器件。
10	推薦	設計應保證所有測試使用的跳線帽、跳線針在最終產品中不需安裝。
11	規定	系統設計階段必須進行系統級訊號完整性設計，儘量避免複雜拓撲，對每塊單板介面的拓撲進行約束，時鐘等關鍵訊號儘量採用點對點方式傳送。
12	規定	系統設計階段必須進行系統介面時序設計，考慮聯結器、變化負載、溫度、訊號完整性等帶來的波動，留出充分時序裕量，並規定各單板介面時序。
13	規定	RS-485應考慮Fail Safe設計，在空閒時差分電平應為200mV以上。
14	提示	RS-485上拉或下拉偏置電阻的選擇要注意器件的驅動能力。
15	提示	RS-485匯流排要考慮總線上多塊單板並聯時總線上負載的影響。
16	推薦	單板能夠檢測自己輸出的資料、時鐘，方便故障定位。
17	規定	應能夠承受可能出現的最大電流 (包括熱插拔時的電流)。插座有額定電流的引數，插座電源的針承受最大電流不得超過其額定電流，並要求有一定的降額。例如歐式48PIN的插座，每根針透過的電流不得超過1A。
18	推薦	面板的RUN，ALARM燈用軟體來控制，其他燈由硬體控制點亮。
19	推薦	子卡聯結器定義時，不用的插針接地，分佈分配，減小訊號線間互感串擾。
20	推薦	E1介面RING接地遵守公司慣例，發端接地，收端建議可配置為直接接地或者透過電容接地。可以套用公司模組電路的，依照公司模組電路實施。
21	規定	需要熱拔插的介面，在聯結器選型時必須保證工作地先於訊號和電源連線。推薦的順序為地線-電源-訊號。
22	規定	用於電纜互連的聯結器，設計時注意訊號引腳之間定義足夠的地訊號，以減小回流路徑，降低訊號之間的串擾，特別是電纜中的時鐘訊號和小訊號要用地線與其它訊號隔離。
23	推薦	系統設計時主控單板和受控單板間增加少量備用的訊號線，在背板上予以設計，以提高系統的可升級性。
24	提示	資源板用量較大，尤其要考慮成本因素，儘量採用可裁剪配置的設計方法。綜合器件平滑升級設計的原則，儘量選擇成本較低器件。
25	推薦	單板應採用面板扳手狀態監控電路監控面板扳手狀態，並定義背板聯結器左上角、右上角、左下角、右下角四根針為查拔到位指示訊號。面板監控電路應採用防靜電模組避免靜電騷擾。
26	提示	主備單板切換應儘量減少對系統的影響：負責時鐘分發單板應考慮時鐘不丟失，不錯誤；復位、拔出主用單板應考慮儘量檢測到操作並在復位、拔插前發起主備倒換；拔出、插入備用單板不應對主機板工作產生影響。	參見說明分析

6 可生產性設計

編號	級別	條目內容	備註
1	規定	選用的器件必須滿足公司生產工藝要求，佈局須透過公司工藝技術人員稽核。
2	規定	靜電敏感器件慎用，如果採用要加防靜電保護措施。
3	規定	放置數量恰當的Mark點，數量參考原理圖設計規範確定。
4	規定	雙面貼焊的單板，在選擇器件時儘量使用貼片器件，不使用插裝器件。儘量使單板採用雙面迴流焊工藝。
5	規定	除非訊號完整性特殊要求，背板上一般不應放置串阻等器件。背板儘量採用壓接聯結器，避免焊接聯結器。
6	提示	選用器件應注意器件的潮敏等級，必要時註明以保證生產加工可靠性；其間選型時避免選擇潮敏等級高的器件。
7	推薦	因為焊接溫度不同，儘量避免板內有鉛無鉛工藝器件混用。
8

7 可測試性設計

JTAG

編號	級別	條目內容	備註
1	規定	含JTAG口的器件都需要使用事業部規定的JTAG介面電路，單板提供JTAG插座。
2	規定	晶片的JTAG口管腳TDI，TMS，TCK，TRST（若有）可控，不能懸空或直接拉低/拉高（注意晶片內部的上/下拉電阻）。
3	規定	晶片的TCK，TMS的驅動能力滿足掃描鏈路的要求。
4	規定	晶片的BSDL檔案要齊全、完整和正確。
5	推薦	多個同樣的晶片，設計JTAG序列鏈路。
6	規定	不同晶片，單獨設計JTAG鏈路。
7	提示	設計中TRST*管腳註意正確上拉或下拉，確保測試模式不被啟動。
8	提示	電源控制晶片JTAG下載口單獨引出。
9	提示	Xilinx Spartan III器件的JTAG介面為2.5V，設計中須防止過壓。

測試點

編號	級別	條目內容	備註
1	規定	測試點滿足康訊的可測試性要求。應設定充分的內部和外部測試點，以便給測量、故障檢測和故障隔離提供手段。測試點應有儘量明顯的標記。
2	規定	電源和地必須有足夠的通孔測試點，要求每一種電源都至少有一個測試點，地的測試點至少每10cm一個，要求平均分佈在單板上。
3	推薦	高頻時鐘訊號或高速訊號的測試點旁邊應放置接地測試點；訊號的測試點應該放在接收端。
4	規定	時序較為複雜的訊號要求每個訊號都引出測試點，以方便單板測試。佈局時必須注意測試點（包括ICT測試點）引入的分岔儘量短，不得影響訊號的訊號完整性。對速度很高的訊號，必須考慮測試點引入的阻抗不連續對訊號的影響。
5	推薦	多針測試點，空餘的管腳應接地處理。
6	規定	向PCB提供不焊接插裝器件清單。

電路可測試性

編號	級別	條目內容	備註
1	規定	時鐘電路或振盪器電路的輸出可控。
2	規定	數字器件特殊引腳需要全部獨立處理。
3	推薦	反饋迴路可以斷開。

系統可測試性

編號	級別	條目內容	備註
1	規定	對輸入單板內的時鐘進行檢測。
2	規定	對從背板輸入或輸出至背板的數字IO訊號線的可以控制
3	推薦	CPU能夠檢測輸入單板的訊號狀態，便於實現系統互聯時的測試。