3D晶片堆疊，新方法

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來源：內容編譯自semiengineering。

半導體封裝的下一個重大飛躍將需要一系列新技術、新工藝和新材料，但它們將共同實現效能的數量級提升，這對於人工智慧時代至關重要。

並非所有這些問題都已得到徹底解決，但最近的電子元件技術大會 (ECTC) 讓人們得以一窺自 ChatGPT 的推出震驚科技界以來，過去幾年中取得的巨大進步。AMD、臺積電、三星、英特爾以及眾多裝置供應商詳細介紹了混合鍵合、玻璃芯基板、微通道冷卻或直接冷卻以及背面電源方案散熱等方面的改進。

AMD 高階副總裁兼企業研究員 Sam Naffziger 在一次關於人工智慧計算的演講中表示：“人工智慧改變超級計算機/高效能計算領域的方式令人驚歎。” ChatGPT 和 Gemini 吸收了整個網際網路資料並用於訓練模型，但高質量的文字資料已被完全消耗。人工智慧變得更加智慧的方式是透過所謂的訓練後測試時計算（或思維鏈推理）的方法。在這一過程中，模型相互檢驗，生成合成資料並迭代響應，最終產生更周全的結果。儘管每一次智慧的提升都具有巨大的價值，但要獲得智慧的線性回報，計算量需要增加兩到三個數量級。因此，對計算的需求將持續增長，而這會導致成本下降，而這正是我們行業非常擅長的。我們改進製造工藝，產量越來越大，良率也越來越高，成本也越來越低。隨著這一趨勢的持續，晶片製造——尤其是封裝——的創新將發揮核心作用。

ECTC 詳細介紹的主要進展包括：

英特爾的混合鍵合間距可低至 1µm；
臺積電直接冷卻CoWoS，包括4個SoC和6個HBM；
ITRI/Brewer Science 的具有聚合物/銅混合鍵合的 10 層 RDL；
佐治亞理工學院的晶片作為冷卻劑，透過 TSV/矽柱進行液體冷卻；
Corning/Fraunhofer IZM 用於光收發器的玻璃波導；
三星用於移動處理器和 DRAM 的銅基散熱塊，以及
Imec 的熱點熱通量 3D 多晶片模擬。

熱晶片的液體冷卻

隨著強制風冷技術達到極限，晶片級液體冷卻技術正在初具規模。“我們設法用高速風扇冷卻高達 1,000 瓦的裝置，風扇功耗約佔伺服器機架預算的 20%，而 I²R損耗則佔 10% 到 20%，”Naffziger 說道。“所以現在我們有 40% 的電力僅用於輸送電流和散熱。這顯然不是構建高效計算系統的方法。這就是推動直接液體冷卻不斷升級的原因，雖然泵和冷凝器會產生一些電力開銷，但比帶有大型散熱器的高速風扇要低得多。”

在此次會議上，臺積電的連宇仁介紹了一種名為矽整合微冷卻器 (IMEC-Si) 的液冷架構，目前正在使用有機中介層 (CoWoS-R) 上 1.6 倍光罩大小的測試平臺進行可靠性測試。該冷卻器設計用於模擬 4-SoC、8-HBM 封裝，在 10 升/分鐘的 40°C 水流條件下，可實現超過 3,000 瓦的均勻功耗。連宇仁表示，與採用熱介面材料的間接液冷板方案相比，這種液冷方案可提供更優異的冷卻效果（功率密度高達 2.5 W/mm²）。

圖 1：採用 10 升/分鐘水流的直接液冷 CoWoS（下圖）比採用 TIM、蓋板和冷板配置的 CoWoS 散熱更多

臺積電的組裝流程在SoC背面的銅柱陣列上覆蓋一層保護層。將元件翻轉到載體晶圓上，然後進行C4凸塊工藝。翻轉並去除保護層後，按照傳統的CoWoS流程，在SoC周邊點塗彈性密封劑。密封劑可最大程度地減少翹曲，並密封晶片到蓋板的區域。“迴流焊後，將一個具有單入口和單出口的歧管組裝到整合系統上，該歧管的設計旨在使多個冷卻隔室之間的流量均勻分佈。”

臺積電的3.3X光罩測試平臺搭載4個SoC和6個HBM晶片，其翹曲範圍達到160-190微米，導致蓋板和SoC晶片之間的流速和分佈發生變化。該封裝已透過氦氣洩漏測試和早期可靠性測試。

晶片直接冷卻的需求如此迫切，以至於佐治亞理工學院提出了一個新概念——晶片作為冷卻劑。佐治亞理工學院3D封裝整合中心主任Muhannad Bakir表示：“想象一下，我們設計的晶片成為現成的開源社群的一部分，它們具有不同的冷卻能力，比如不同的直徑、間距，以及不同的TSV設計。我們可以在該結構中構建獨特的TSV結構、獨特的冷卻結構以及其他獨特的功能，以促進熱量和功率的傳輸。因此，它實際上只是堆疊中的混合鍵合解決方案。” Bakir的團隊展示了採用5nm TSV的矽製成的微鰭針狀散熱器（見圖2），其冷卻能力可超過300W/cm²。

圖 2：微流體冷卻包括帶有矽通孔的矽散熱器，用於實現晶片間連線

三星針對移動應用的新型架構中，另一種冷卻方法是將加熱塊放置在應用處理器的頂部（見圖 3）。[3] Kyung Don Mun 及其同事探索了一種不對稱的記憶體和處理器結構，該結構為處理器、記憶體和銅基散熱塊的放置提供了設計靈活性。

圖 3：將邏輯結構上的對稱儲存器（左）轉換為處理器上方帶有銅散熱塊的非對稱結構（右），可以改善帶有背面供電網路的 2nm 環柵邏輯器件的散熱效果

該應用處理器的2nm環繞柵極電晶體結構採用背面供電網路，要求透過模組的散熱效能提高20%。三星使用Ansys有限元模型識別高風險區域並模擬翹曲。“RDL圖案設計最佳化對於這種異構封裝設計尤為重要，因為薄RDL容易受到熱機械應力集中和裂紋故障的影響，”Mun說道。選擇圖案寬度更寬、圖案長度更長的重分佈層可以減少翹曲。成型材料、雙面RDL和熱介面材料也得到了進一步改進，以提高導熱性和散熱效果。

混合鍵合

細間距多層有機重分佈層 (RDL) 作為矽中介層和層壓基板的可行替代方案，正日益受到關注。這一轉變源於 RDL 能夠以低成本提供高速互連。工研院 (ITRI) 和Brewer Science展示了一種五層堆疊結構，採用聚合物/銅 RDL 進行銅-銅混合鍵合，旨在實現高速數字應用中的高輸入/輸出 (I/O)、低迴波損耗和低插入損耗。

圖 4：聚合物/銅層重新分佈後，進行可控翹曲的 Cu-Cu 混合鍵合

在玻璃載體晶圓上構建線/間距RDL（4至10µm L/S）後，使用負性光刻膠和i線曝光對低k聚合物（2.5）進行圖案化，隨後進行蝕刻，用鈦阻擋層和銅填充焊盤，最後透過銅CMP進行平坦化。混合鍵合採用300°C（1.06 MPa）的熱壓鍵合，隨後使用紫外雷射對載體晶圓進行剝離。聚合物具有低模量、高熱穩定性和低吸溼性的特性，有助於降低多層RDL堆疊的翹曲。

近年來，採用傳統電介質（SiO2 基/銅）的混合鍵合的間距微縮已從 10µm（製造工藝）微縮至 1µm（研發工藝）。英特爾高階首席工程師 Adel Elsherbini 及其同事探討了實現此類微縮所需的一些功能。

圖 5：英特爾採用混合鍵合的研究成果

他們的論文指出，系統架構通常決定了選擇晶圓間 (W2W) 還是晶片間 (D2W) 鍵合。晶圓間鍵合的主要限制在於它需要相同尺寸的晶片鍵合。該技術更加成熟，可以實現更精細的間距。晶片間鍵合沒有尺寸限制，並且只使用已知良好的晶片。“對於 C2W 應用，隨著 HB 間距繼續縮小到 1μm 甚至更小，貼裝精度要求突破了當前一代晶片鍵合機的極限。為了確保電氣連續性，整個晶片區域需要達到相同的精度水平，精確到幾十奈米。晶片內精度控制（類似於 W2W 鍵合的跳動和變形控制）變得越來越重要。”作者表示。

傳統的貼裝精度標準，例如晶片中心或最差邊角錯位，已不再足夠。D2W工藝控制在鍵合過程中變得越來越複雜，更加註重每個晶片級的翹曲控制、晶片整形和鍵合波傳播控制。另一方面，為了量化晶片內鍵合精度，需要新的對準標記策略和更完善的鍵合後精度測量方法，以瞭解從晶片準備到鍵合過程中晶片級的變形行為。作者指出，紅外脫鍵技術可以重複使用矽載體晶圓，從而降低擁有成本。

利用背面供電散熱

背面供電是一種新穎的互連方案，它在晶圓背面構建供電網路，從而顯著降低電晶體供電相關的電壓降。晶圓正面的互連線僅用於傳輸訊號，從而帶來諸多電氣優勢。

然而，相對於標準互連堆疊，這種新方法加劇了熱點問題。“如果從正面來看，電晶體產生的所有熱量都會直接進入矽片，到達散熱器或冷板，”IBM研究院高階技術人員Dureseti Chidambarrao說道。“但還有一個不太好的情況，那就是背面供電——因為你將電源與訊號分離，所以這是一種更簡單的實現方法——但我們現在面臨的挑戰是如何將這種堆疊中的熱量散發出去，因為熱尖峰和熱電路會被困住。”

圖6：由於有源器件被夾在金屬堆疊之間，背面供電會引發新的熱流模式

IBM 開發了一個各向異性模型，用於精確計算後端堆疊的傳熱，該模型考慮了材料特性。該 AI 模型將設計與互連堆疊中的區域性功率密度、工作負載和材料特性緊密關聯。“你獲取 GDS 檔案，它實際上會同時計算多個層級和多個層面的平均特性，從而在每個給定位置獲得正確的（傳熱）平均特性。現在，你可以為每個區塊計算，並且可以進一步最佳化，”Chidambarrao 說道。

在設計階段納入此類散熱考慮的重要性怎麼強調也不為過。“封裝和晶片相互作用，並且耦合非常緊密，因此這是一個完整的系統技術最佳化問題，你必須在設計中考慮散熱問題，”他說道。“尤其對於背面電源來說，這一點至關重要，我甚至還沒想過最糟糕的情況——把背面電源放在3D晶片上。如果這就是你想要做的，那麼解決方案顯然要嚴格得多。”

背面供電技術已應用於晶片設計中。“我們預計明年將首次在產品中實現背面供電，”imec首席技術人員兼熱建模和特性研發團隊負責人Herman Oprins表示。“雖然背面供電最初是一種無源結構，但未來也將用於訊號時鐘和其他功能。方法多種多樣，但關鍵在於需要透過奈米矽通孔（nanoTSV）連線正面和背面。”

奈米矽通孔 (NanoTSV) 要求矽厚度至少減薄至 300 奈米，甚至可能小於 100 奈米。此外，需要進行詳細的建模，以瞭解此類器件的冷卻需求。

奧普林斯說：“如果存在區域性熱點和超薄矽片，溫度實際上會上升，因為用於散熱的電容量（矽片）更少。另一方面，由於背面有金屬疊層，這種緻密的金屬陣列可能有助於裝置的散熱。”

Imec 此前已證明，實施背面供電會導致 10% 至 30% 的熱損失（ECTC 2024）。今年，Oprins 團隊利用背面供電網路 (BSPDN) 模擬了邏輯堆疊在記憶體上或記憶體堆疊在邏輯上的熱效應。這些模擬包括晶片的正面對正面混合鍵合和背面對正面鍵合，結合使用了玻爾茲曼傳輸方程和蒙特卡洛模擬。模擬結果顯示了晶片均勻加熱和熱點影響之間溫升的差異（見圖 7）。

圖 7：均勻加熱的器件溫度升高情況（左）與增加熱點的器件溫度升高情況

“堆疊中邏輯和儲存器晶片的順序對熱效能的影響更大，”Oprins 表示。“邏輯晶片位於頂層，由於靠近冷卻系統，邏輯晶片溫度較低，但由於堆疊中存在較高的熱耦合，儲存器溫度較高。” 多層儲存器位於邏輯晶片上表明，BSPDN 的熱影響比多晶片堆疊有所降低。在這種情況下，邏輯晶片位於頂層的配置受儲存器晶片溫度的熱限制，而對於儲存器位於頂層的配置，邏輯晶片溫度是限制因素。該論文總結道：“更高效的冷卻系統顯著提升了 3D SoC BSPDN 的熱效能，從而實現了邏輯晶片位於儲存器上的配置並實現了校準的功耗。” [7]

奧普林斯強調了液體冷卻的重要性。“以3D架構為例，如果堆疊5個晶片，每個晶片的功耗假設為100瓦，並使用傳統的空氣冷卻，那麼最終的最高結溫將遠高於500°C，”奧普林斯說道。“如果整合一塊冷卻板，最高結溫將達到250°C左右。但是，如果能在堆疊內部開發層間冷卻技術，那麼就有機會將溫度降至50°C左右。” 根據imec的3D堆疊模擬結果。

共封裝光學器件

業界對更快資料網路和裝置介面速度的需求正在急劇增長。資料中心機架內部的一個關鍵推動因素是將光學引擎與 GPU 和 HBM 整合到同一個封裝中。ASE 研究員 CP Hung 表示：“藉助共封裝光學器件 (CPO)，我們有機會將電氣互連和光學連線整合在一個封裝中。這是業界的一個新里程碑。透過將光學引擎更靠近處理器，我們將每根光纖的傳輸速度從 200 Gb/s 提升到 6.4Tb/s，頻寬提高了 32 倍。”

儘管CPO前景光明，但仍存在未知數。“CPO肯定會實現，而且勢頭肯定會推動它儘快實現，”ASE工程、營銷和技術推廣高階總監Mark Gerber表示。“CPO在熱方面和翹曲方面都存在敏感性。重要的是，業界希望保留光學引擎現有的可插拔（即可更換）特性。然而，雖然可插拔特性易於切換，但掌握起來卻並不容易。”

在 ECTC 上，ASE 展示了其用於 ASIC 交換機和乙太網/HBM 共封裝光學平臺的模組化平臺。

熱模擬在選擇先進封裝中散熱堆疊的架構、工藝和材料方面也發揮著關鍵作用。“從歷史上看，在單片晶片整合中，封裝設計和散熱器的熱模擬是在‘透過/不透過’的基礎上進行的，” Amkor Technology熱模擬首席工程師 Tom Nordstog 表示。對於多晶片組封裝，模擬在封裝設計早期發揮著更為顯著的作用。“熱模擬是一種風險/回報練習，用於選擇最終設計。理想情況下，封裝的熱設計在晶片設計確定之前進行。我們看到最積極的客戶在這些早期階段就加入了熱模擬。”

康寧研發中心的 Lars Brusberg 表示，康寧和 Fraunhofer IZM 提出了一種可擴充套件的“平面二維波導電路，透過減少對光纖電纜端接和手動組裝的需求，可以降低未來幾代 CPO 解決方案所需的空間、複雜性和成本”。[8] 該團隊使用 460 x 303 毫米熔融成型玻璃面板，製造了單模板級互連，其波導佈局旨在滿足從面板到 CPO 模組的 1024 條光鏈路的連線要求，用於 102.4 Tb/s 資料中心交換機應用。Fraunhofer IZM 工程師設計了工藝流程（見圖 8），其中包括熱離子交換工藝，將單模波導整合到玻璃中，與 1310nm 波長的單模光纖的光模式匹配。移除掩模後，執行第二個反向離子交換工藝步驟，將波導芯埋入玻璃表面以下，以減少傳播損耗。

“為了實現與玻璃波導面板的光纖連線，我們組裝了MPO-16介面卡，並將玻璃波導電路整合到1U機架底盤中，以展示其僅為0.7毫米的纖薄外形，”Brusberg說道。這種新穎的方法有望為基於PCB的光收發器鋪平道路。