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來源：內容來自semiengineering。
要使高NA EUV 光刻技術發揮作用，需要採用適合製造的方法來拼接電路或對更大的掩模進行全面改變。
曝光場之間的電路拼接對高數值孔徑 (0.55) EUV 轉換的設計、良率和可製造性提出了挑戰。替代方案是徹底將 6×6 英寸掩模版改為 6×11 英寸掩模版，從而消除電路拼接，但需要幾乎完全更換掩模版製造基礎設施。
現代多核 SoC 具有越來越大的片上記憶體，通常難以保持在光罩極限內，即 193nm 浸沒式和 EUV 光刻的面積為 26 平方毫米，而由於變形鏡頭，高 NA 的光罩面積會縮小到該尺寸的一半。將中介層納入封裝中允許晶圓廠將此類設計拆分為晶片，但中介層仍然必須適合標準場大小。該尺寸由光罩尺寸（6×6 英寸）決定，光刻掃描器會將其縮小 4 倍（最大為 676 平方毫米）。對於高 NA（0.55）EUV，該場要小一半，這也會使 EUV 工具的吞吐量減半。結果是每兩次曝光的圖案都必須拼接在一起。
IBM研究員Christopher Bottoms 在最近的 SPIE 先進光刻與圖案技術會議上表示，將多個光罩拼接成單一設計，正成為跨多種光刻工藝的一個重要難題。[1] 或許最嚴峻的拼接挑戰來自高數值孔徑 EUV 曝光裝置。
在高NA曝光中，入射光以較小的角度照射到光罩上。由於EUV光學元件具有反射性，入射光可能會在到達晶圓之前與折射光發生干擾。新思科技（Synopsys）的應用工程師Zachary Levinson解釋說，高NA系統使用變形鏡頭來避免這個問題，在一個方向上縮小4倍，在另一個方向上縮小8倍。遺憾的是，這種解決方案會將標準6×6英寸光罩的曝光範圍減半。
將單個電路層分割到多個光罩上會立即引發良率問題，尤其是對於尺寸本身就極具挑戰性的關鍵層。除了設計的兩半必須彼此精確對準外，它們還必須與上方的完整場層對準。Levinson 估計，2nm 的掩模間套刻誤差將導致圖案關鍵尺寸至少出現 10% 的誤差，且不考慮任何其他誤差源。
曝光工具拼接影響良率
先進的光刻技術依賴於各種校正，以確保角落、線端和其他特徵的精確印刷。兩個掩模版的輔助特徵必須精心放置，以避免相互干擾。任何跨越兩個掩模版邊界的晶圓特徵都將由兩條不同的線段組裝而成。為了將兩者組合成單個連續的光刻膠特徵，兩個掩模版的設計必須同時考慮兩個線端之間的重疊以及它們與兩個掩模版邊界的相互作用。
EUV 掩模版包含一個黑色邊框，該邊框蝕刻貫穿構成掩模空白的多層堆疊。該區域可防止雜散反射進入相鄰的曝光場，但也會導致應力鬆弛，從而扭曲緊鄰的多層結構。因此，在黑色邊框和實際掩模圖案之間會存在一個額外的未圖案化的空白區域。在“按解析度”列印的設計中，只需沿縫合線切割即可，掩模 A 上的邊框區域將與掩模 B 上的圖案化區域重疊。對空間影像的影響取決於多種因素，包括掩模吸收層的反射率和光刻膠的靈敏度。
西門子EDA公司的徐東波及其同事發現，在縫合邊界附近，光刻膠線往往會變窄或變寬，具體取決於重疊程度。接觸孔的結果甚至更糟，要麼是重複的孔，要麼是橢圓形的孔。Synopsys的Levinson 表示，針腳邊界一定程度的不匹配是不可避免的，因此設計人員必須避免將關鍵特徵放置在邊界區域。
縫合感知設計威脅效能
根據加州大學洛杉磯分校研究員 Sagar Jain 的說法，最簡單的解決方案是將電路特徵完全排除在邊界區域之外。否則可能跨越邊界的線路可以佈線到全場層，穿過禁區，然後再返回。 但是，如上所述，半場層和全場層之間的覆蓋已經很有挑戰性。在這種方法中，未對準的過孔可能會威脅產量，受影響的電線長度的增加將影響效能。結果取決於禁區的寬度和位置，以及設計中的高 NA EUV 層的數量。在最壞的情況下，單核設計的最大頻率可能會降低 3%，功耗會增加 3%。在多核設計中，電路宏可能需要幾個變體，有或沒有禁區交叉，這增加了設計和驗證的複雜性。
Synopsys 工程高階總監 Yongchan (James) Ban 和他的同事並沒有完全排除邊界，而是模擬了許多不同的拼接感知設計最佳化，所有這些最佳化都是為了減少跨越拼接邊界的線路數量。其中第一個也是最簡單的一個可以防止邏輯塊跨越邊界分裂。
接下來，該設計將相關的 I/O 埠彼此靠近放置，並放置在同一個半場內。這兩個選項減少了受分割影響的訊號路徑數量，而 I/O 埠的叢集化也縮短了整體線路長度。避免將標準單元放置在邊界附近，進一步減少了邊界交叉。總體而言，這些最佳化將拼接面積損失降低到 0.5% 以下，效能下降降低到 0.2% 左右。
雖然這些變化減少了受邊界區域影響的特徵數量，但保留的特徵仍然面臨可列印性問題。Ban 表示，特定區域的設計規則有助於確保邊界線附近的特徵能夠正確列印。然而，這種方法對整體設計的破壞性也更大。標準單元可能具有不同的尺寸，因此根據其相對於邊界的位置和方向，其特性也有所不同。
雖然縫合感知最佳化需要仔細建模近邊界區域的光刻行為，但設計界似乎已做好準備迎接這一挑戰。然而，吞吐量的影響是不可避免的。
更大的光罩消除了拼接，但裝置成本更高
HJL光刻公司總裁Harry Levinson估計，將曝光場減半可能會導致產量降低高達40%，具體取決於設計。此外，產量成本的很大一部分源於場間掃描的開銷。如果曝光場數量增加一倍，則掃描器的掃描次數也必須增加一倍。提高光源功率或光刻膠靈敏度的影響相對較小。
然而，正如英特爾副總裁弗蘭克·阿布德（Frank Abboud）所建議的那樣，增加光罩尺寸可以同時解決拼接和吞吐量挑戰。在eBeam Initiative的一次演講中，他引用了ASML的說法，他們目前的EUV平臺設計可以容納6×11.2英寸的光罩，而無需改變光學元件。Mycronic已經為平板顯示器行業生產光罩寫入工具，並準備最早於明年推出6×11英寸光罩寫入器的原型。
然而，這種樂觀的言論遠非事實的全部。光罩尺寸的變化將影響掩模車間的所有裝置，從用於製造空白掩模的沉積和檢測裝置，到用於吸收層圖案化的抗蝕劑塗層和顯影裝置。萊文森統計了14種不同的裝置將發生變化。即使是熱衷於更大掩模尺寸的阿布德也承認，這會使一些裝置的成本翻倍。
D2S執行長Aki Fujimura 表示，EUV 掩模版的製作是一項尤其艱鉅的挑戰。面積翻倍將使本已嚴峻的應力管理和缺陷控制挑戰雪上加霜。
另一方面，EUV技術經過多年的拖延，最終因為DUV多重曝光的高產能成本而被採用。EUV光刻機的成本已經接近4億美元。光刻機的生產效率是影響晶圓廠整體成本效率的最大因素。Fujimura表示，更大的掩模尺寸可以避免高NA EUV光刻機的生產效率大幅下降，並能顯著提高現有0.33 NA光刻機的生產效率。這將使器件受益，遠超數量相對較少的尖端高NA應用。
雖然從技術和產量的角度來看，6×11英寸掩模版顯然是更好的選擇，但業界對其成本仍持懷疑態度。Abboud指出，1nm技術將是一個潛在的切入點，因為無論如何，許多工具都需要升級才能滿足該節點的要求。
原文連結
https://semiengineering.com/are-larger-reticle-sizes-on-the-horizon/
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