全球首款開源FPGA，正式釋出

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來源：內容編譯自design-reuse，謝謝。

近日，美國半導體初創公司 Zero ASIC 宣佈推出世界上第一款開放標準 eFPGA IP 產品Platypus。據他們所說，Platypus 是第一個也是唯一一個具有以下特點的商業 eFPGA IP 產品，是一個100%開放和標準化的FPGA架構、100% 開源 FPGA 位元流格式、100% 開源 FPGA 開發工具。

資料顯示，Zero ASIC 是一家位於馬薩諸塞州劍橋的半導體初創公司。該公司的使命是透過晶片和自動化實現矽片的普及。Zero ASIC 正在構建世界上第一個可組合晶片平臺，使數十億個獨特的矽片系統能夠在數小時內從現成的晶片目錄中組裝出來。

如圖所說，Zero ASIC 正在構建世界上第一個可組合晶片平臺，該平臺能夠從現成的晶片目錄中在數小時內組裝數十億個獨特的矽系統，擁有以下特徵：

標準化晶片——首次演示完全標準化的晶片，支援 O(m^n) 系統排列（m=庫大小，n=基板插座）。
智慧基板——有源 3D 矽基板將計算和網路分離，實現類似樂高的系統組合。
世界領先的能源效率——低於 0.1 pj/bit 的晶片通訊效率。

這個可擴充套件處理器 IP 生成器平臺能夠根據每個應用程式快速生成定製的 FPGA、CPU、NOC 和 DSP，以滿足最嚴格的系統要求。

自動化——按下按鈕即可實現 100% 自動 IP 生成；
可擴充套件——效能從邊緣可擴充套件到資料中心。
成熟——我們的 IP 生成器已用於 65nm、28nm、16nm 和 12nm 晶片的流片。

為了降低定製 ASIC 的門檻，Zero ASIC 開發了開源硬體編譯平臺SiliconCompiler。

經過實戰檢驗——經過矽驗證的流程支援大量開源和專有 EDA 工具和 PDK。
24 小時流片週期——最佳化的雲規模構建基礎設施可實現快速的設計週期。
確定性——標準化清單和設計即程式碼方法能夠保證編譯確定性。
開源——沒有鎖定或隱藏的議程！

公司的Switchboard數字孿生平臺可實現近乎即時的模擬，讓團隊能夠在投入昂貴的製造週期之前最佳化系統硬體和軟體。

快速地——與領先的商業模擬器相比，我們的晶片最佳化數字孿生平臺可使構建和執行時間提高一個數量級。
可擴充套件——我們對延遲不敏感的特點可實現晶圓級設計及更大規模的設計。
靈活的——標準化模型介面有利於高階模型（例如 QEMU）、週期精確的 RTL 模擬器（例如 Verilator）和硬體在環系統（例如 AWS F1 FPGA）之間的無縫轉換。

在他們看來，這款產品將重塑 ASIC 設計:

步驟 1：模擬——利用Digital Twin平臺最佳化硬體和軟體。
步驟 2：原型——構建基於快速小晶片的原型。
步驟 3：最佳化——根據市場反饋最佳化晶片組成。
步驟 4：

進入市場——下達生產採購訂單並開始製造。

最後獲得利潤！

如他們所說，過時是航空航天、國防、醫療保健、通訊、汽車和工業應用中基於 FPGA 的系統的一個關鍵問題，這些系統的使用壽命為 10 至 50 年。例如，以 F-35 戰鬥機的開發為例，它始於 1997 年，直到 2021 年才全面投入生產。在此期間，電晶體密度增加了 10,000 倍，FPGA 行業推出了六代新架構。半導體技術的不斷發展與基礎設施開發週期緩慢之間的這種不匹配導致美國軍方估計有 500 億至 700 億美元的過時相關 NRE 成本，而所有替換半導體零件中有 15% 是假冒的。

自 20 世紀 80 年代 FPGA 誕生以來，商用 FPGA 產品變得越來越複雜、標準化程度越來越低、透明度越來越低，加劇了與零件過時和假冒相關的問題。在最好的情況下，FPGA 裝置或 eFPGA IP 核的停產通知需要重新設計整個子系統。在最壞的情況下，這可能會導致整個程式的終止。

解決 FPGA 過時和假冒問題的下一個合理步驟是擺脫單一來源部件並建立一套開放標準的 FPGA 架構，類似於為儲存器和無源元件建立的成功標準。

過去 25 年來，人們曾多次嘗試開放 FPGA。1997 年5 月，通用佈局佈線 (VPR) 開源 FPGA 研究平臺問世，自此幫助降低了高質量、可重複的 FPGA 研究的門檻。遺憾的是，VPR 仍然只是一個研究工具，商用 FPGA 仍然沒有完全開放的 RTL 到位流程。

為了解決缺乏完全開放的 FPGA 裝置的問題，DARPA 於 2018 年資助了 OpenFPGA 和 PRGA FPGA 生成器研究專案。雖然這些開源生成器促進了幾種學術晶片的流片，但最終的設計既沒有標準化，也沒有商業化。

為了規避 FPGA 不透明的問題，人們採取了不同的方法，對商用 FPGA 進行逆向工程。然而，隨著 FPGA 複雜性隨著摩爾定律的推移而激增，這項任務變得越來越困難和昂貴。

儘管做出了這些努力，但截至目前，市場上仍然沒有一款開放、標準化的商業 FPGA 產品。

隨著 Platypus eFPGA 系列的推出，Zero ASIC 透過在開源 Apache 許可下公開發布其商用 Z1000 eFPGA IP 的完整架構描述和位元流格式，向標準化 FPGA 邁出了重要的一步，目標是使其成為一個開放標準。

從歷史上看，開放標準已被證明是防止過時和掠奪性定價策略的有效方法。值得注意的無處不在的開放硬體標準包括 RISC-V ISA、IEEE 乙太網 PHY、JEDEC 儲存器、無源封裝（例如 0603、0805）、PCIe 和 USB。就像 RISC-V 一樣，建立開放標準並不意味著實現必須是開源的。下表說明了成功的 RISC-V ISA 標準與擬議的 FPGA 方法之間的相似之處。

RISC-V ISA 最初是加州大學伯克利分校的一個不起眼的研究專案，第一份規範於 2011 年釋出。2014 年，David Patterson 和 Krste Asanovic 提出了令人信服的論據，闡述了 ISA 應該免費的原因，從而引發了 RISC-V 運動。十年後，RISC-V 現在每年出貨量達數十億臺裝置。

“開發開放標準的 FPGA 架構和符合標準的元件生態系統將徹底改變基於 FPGA 的系統設計，就像 RISC-V 改變了 CPU 設計一樣。就像 RISC-V 一樣，市場動態將決定開放標準的潛在優勢是否能克服供應商鎖定的現狀慣性。” —Andreas Olofsson說。

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