晶片，最新路線圖

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近日，YouTube博主@TechTechPotato在影片中，深入分享並解讀了IMEC（比利時微電子研究中心）釋出的半導體工藝路線圖。

眾所周知，作為全球半導體工藝研發的核心樞紐，IMEC依託頂尖科研團隊、先進基礎設施，以及產學研協同創新的獨特模式，長期引領行業技術發展，在半導體領域的權威性與前瞻性備受業界認可。

正因如此，IMEC對半導體未來路線圖的預測，不僅展現了其對行業趨勢的深刻洞察，更為全球半導體企業與科研機構提供了極具價值的參考方向。接下來，本文將聚焦這份最新路線圖，深度剖析其對未來半導體技術發展的預測與展望。

解讀IMEC路線圖

IMEC最近更新了直至2039年的路線圖，這份路線圖預測了未來14年內工藝節點技術的演進過程，涵蓋了即將出現的新技術和工藝節點的演進。

IMEC預測至2039年的路線圖

（圖源：YouTube博主@TechTechPotato）

在其中，IMEC詳細闡釋瞭如何對晶片工藝節點、電晶體架構、晶片互聯架構、背面供電技術、EUV光刻機和2D材料等技術的發展走勢和演進歷程做出預測，以及這些技術從實驗室走向產業化落地時的困難與挑戰。

接下來，就讓我們深入探究這一路線圖背後隱藏的半導體行業未來發展的秘密。

首先，認清晶片工藝節點命名方式

當前階段，7奈米、5奈米、3奈米晶片已成為先進處理器的主流技術。但鮮為人知的是，這些數字早已脫離了物理尺寸的本質含義，早已蛻變為一種約定俗成的命名符號。

回溯晶片工藝發展歷程，早期平面電晶體時代，工藝節點數字確實精準對應著電晶體柵極間距、線到線間距等物理尺寸，像90奈米、65奈米等命名，都直接反映了晶片製造中最小特徵尺寸。然而隨著半導體技術逼近物理極限，當鰭式場效應電晶體（FinFET）取代平面電晶體，將晶片從二維結構推向三維立體架構時，這種命名邏輯開始瓦解。

圖源：YouTube博主@TechTechPotato

三維電晶體透過垂直堆疊結構大幅提升電晶體效能，不再單純依賴尺寸縮小來實現效能飛躍。在新的技術路徑下，晶片效能的提升更多源於架構創新與密度最佳化，而非傳統意義上的物理尺寸收縮。

圖源：YouTube博主@TechTechPotato

如今，晶片工藝節點的命名本質上是一種“等效平面電晶體”概念下的延續性稱謂，是半導體行業基於歷史命名習慣和市場認知形成的默契。儘管“3奈米”“5奈米”不再對應實際柵極間距或最小特徵尺寸，但這些數字依然承載著行業對技術先進性的評判標準，成為衡量晶片製造工藝代際演進的重要標識。

FinFET時代終結

上面的路線圖是IMEC的命名方式，它與臺積電、三星或Intel對工藝節點的命名不太一致。但從IMEC更新的路線圖來看，2018年到2025年，分別經歷了N7、N5、N3和N2工藝節點的演進。

值得關注的是，隨著N3向N2的演進，電晶體架構也從FinFET（鰭式場效電晶體電晶體）逐漸向NanoSheet（奈米片）電晶體架構演變。

回顧半導體工藝製程發展歷程，在過去的很長一段時間裡都是平面型電晶體的天下。

隨著半導體發展趨勢，使得相同面積下試圖填入更多電晶體的想法逐漸受到重視，因此衍生出微縮整體尺寸的構想，柵極尺寸將是微縮重點。

然而平面型電晶體受制於物理結構，它只能在柵極（Gate）的一側控制電流的接通與斷開，而且它的柵極寬度不可能無限制的縮窄。當寬度接近20nm時，柵極對電流的控制能力將出現斷崖式下降，業內將其稱為“溝道長度變短導致的所謂短溝道效應”，從而出現嚴重的電流洩露（漏電）現象，最終讓晶片的發熱和耗電失控。

至此，傳統的平面MOSFET結構走到了盡頭。為了繼續延續摩爾定律，胡正明教授於2000年前後提出了FinFET架構。

英特爾最早於2011年推出了商業化的FinFET工藝技術，將FinFET技術應用到了自家的22nm製程工藝上，顯著提高了效能並降低了功耗，之後臺積電、三星等全球各大廠商陸續跟進，採用 FinFET 技術取得了巨大成功，使得FinFET大放異彩，從16/14nm開始，FinFET成為了半導體器件的主流選擇，成功地推動了從22nm到5nm、甚至3nm等數代半導體工藝的發展

FinFET最大的特色就是將電晶體的結構從平面變立體，對柵極形狀進行改制，閘門被設計成類似魚鰭的叉狀3D架構，位於電路的兩側控制電流的接通與斷開，大幅度提升了源極和柵極的接觸面積，減少柵極寬度的同時降低漏電率，讓電晶體空間利用率大大增加。

FinFET工藝技術自2011年商業化以來，體系結構持續進行改進，以提高效能並減小面積。到了5nm節點後，雖然使用了EUV光刻技術，但是基於FinFET結構進行晶片尺寸的縮小變得愈發困難。

在先進工藝節點的推進過程中，FinFET晶片工藝節點正逐漸暴露出侷限。當製程向更微小尺寸逼近，尤其是在向2nm及以下節點探索時，量子隧穿效應帶來巨大挑戰。在極薄的柵介電層厚度下，電子的量子特性愈發凸顯，隧穿電流大幅增加，導致漏電流急劇上升，功耗顯著提高，電晶體效能與可靠性也受到嚴重影響。

傳統FinFET結構已難以有效應對這一問題，這促使行業亟需尋找新的解決方案。

NanoSheet時代，材料、裝置、

技術全新升級！

在此背景下，NanoSheet（奈米片）電晶體架構應運而生。

IMEC的路線圖也指出，隨著N2工藝節點的到來將進入NanoSheet架構時代。

圖源：YouTube博主@TechTechPotato

相較於FinFET，NanoSheet採用了環繞閘極（GAA）結構，導電通道被高介電係數材料或金屬閘極全方位包圍，即便在通道縮短的情況下，也能極大提升閘極對通道的控制能力，有效抑制量子隧穿效應帶來的漏電流問題。並且，NanoSheet可透過垂直堆疊多個導電通道，在相同尺寸下能提供比FinFET更高的驅動電流，為晶片效能提升與製程微縮提供了新的方向，有望引領半導體行業突破當前困境，繼續推動晶片技術向更高效能、更低功耗方向發展。

實際上，隨著三星、英特爾兩大晶圓代工巨頭幾年前率先轉向GAA工藝，就預示著在更先進的節點上FinFET已走向終結，將逐步被GAA架構所取代。

臺積電也在2025年北美技術研討會上披露了其A14（1.4奈米級別）製造技術，承諾該技術將在效能、功耗和電晶體密度方面顯著優於其N2（2奈米）工藝。

臺積電表示，新節點將依賴第二代環繞柵極（GAA）奈米片電晶體，並透過NanoFlex Pro技術提供進一步的靈活性。預計A14將在2028年進入量產，但不支援背面供電。支援背面供電的A14版本計劃於2029年推出。

能看到，將FinFET轉移到奈米片環繞柵極技術（NanoSheet），是透過使柵極環繞來提高電晶體效能的另一種方法。

● High NA EUV光刻技術，登臺

與此同時，從IMEC的路線圖中也能看到，從N2向A14的演講過程中，實現這些先進工藝晶片所需的光刻機也在從0.33NA EUV向0.55NA EUV過渡。

在半導體工藝演進歷程中，第一代FinFET電晶體技術的落地早於EUV光刻技術的普及。當工藝節點從N5向N3、N2迭代時，標準EUV（0.33 NA EUV）技術已成為FinFET架構的核心支撐，儘管單臺EUV光刻機成本高達1.5-2億美元，但其透過極紫外光光刻實現的奈米級圖案轉移能力，仍是當前先進製程提升晶片密度與效能的關鍵。

隨著工藝向奈米片（NanoSheet）架構躍遷，半導體行業正面臨光刻技術的再次革新——High NA EUV（0.55 NA）技術將逐步取代標準EUV。

這裡的NA（數值孔徑）本質上決定了光刻系統的解析度極限：標準EUV的0.33 NA技術透過13.5nm極紫外光波長，配合多重曝光工藝實現3nm級特徵尺寸；而High NA EUV將數值孔徑提升至0.55，結合更復雜的光學系統設計，可直接實現2nm以下節點的單曝光精細圖案成型，從根本上突破標準EUV在奈米片時代的解析度瓶頸。

IMEC的路線圖顯示，當工藝節點演進至A14（約1.4nm等效平面尺寸）前後，標準EUV的光學極限將難以支撐奈米片架構所需的原子級精度圖案轉移。

此時High NA EUV的登場具有雙重意義：一方面，其透過更高的光收集效率與更短的焦深控制，解決了標準 EUV 在極小節距下面臨的線寬粗糙度（LWR）與重疊誤差問題；另一方面，奈米片架構所需的環繞柵極（GAA）三維結構，需要高 NA EUV 提供的垂直維度精度控制，以實現多層奈米片堆疊的均勻性與可靠性。

從技術邏輯看，EUV光刻技術的演進始終與電晶體架構創新深度繫結：FinFET時代，標準EUV透過多重曝光滿足了三維鰭片的圖案化需求；而奈米片時代，High NA EUV將以更高的光學解析度，支撐起原子層沉積、二維材料整合等下一代製程技術，持續為AI晶片、量子計算等前沿領域提供算力密度升級的基石。這也意味著，當A14節點到來時，半導體產業將迎來光刻技術與器件架構的協同革命。

● 背面供電技術，亮相

在傳統電晶體設計中，資料訊號與電源需透過平面線路傳輸至複雜的電晶體陣列，而線路間的串擾問題始終制約著晶片效能。

為此，從N2工藝節點開始，半導體行業迎來一項關鍵創新——背面供電技術，並預計將在A14至A10等更先進節點中持續深化，成為突破效能瓶頸的核心方案。

背面供電技術的核心在於將傳統電晶體正面的電源傳輸路徑轉移至晶片背面，透過三維立體架構重構電源網路。這一變革帶來雙重優勢：

降低串擾與提升資料完整性：電源與資料線分離至晶片正反兩面，大幅減少線路間電磁干擾，使高頻資料傳輸更穩定，尤其適用於AI晶片、資料中心處理器等對訊號完整性要求極高的場景。
最佳化功耗與效能平衡：背面供電可直接為電晶體陣列提供更精準的電壓控制，配合FinFET、NanoSheet等三維電晶體架構，實現“低電壓高驅動”的效能突破，例如在A10節點中，該技術可使晶片功耗降低30%的同時提升20%運算速度。

然而，技術創新伴隨製造複雜度的飆升，從N2節點引入背面供電時，需在晶圓背面新增奈米級金屬互連層，同步最佳化全域性電源網路設計。這也是到A14、A10節點，需要結合High NA EUV光刻技術的原因所在，透過0.55NA EUV光刻技術將供電互連間距縮小至50奈米以下，對薄膜沉積、刻蝕等工藝也提出嚴苛要求。

IMEC路線圖顯示，背面供電技術與High NA EUV、2D材料等創新協同，正推動晶片從“尺寸微縮”轉向“架構革新”的技術正規化升級。

筆者此前曾在《背面供電技術，越來越熱！》一文中詳細介紹過背面供電技術的優勢以及晶圓代工三巨頭在背面供電技術領域的佈局和方案，感興趣的朋友可以跳轉查閱，在此不做贅述了。

● 叉片電晶體（Forksheet），1nm的有力候選架構

如IMEC路線圖所示，NanoSheet時代每個電晶體都有3片奈米片。但到A10節點上，會看到這個設計有一個白色的豎條，這就是業界所說的‌ ForkSheet Transistors（叉片電晶體）‌。

該設計曾被認為是一個獨立的本質上超越了納米片的電晶體設計系列，但如今像IMEC這樣的公司和研究機構以及最終的晶圓代工廠，都將叉片電晶體更多地視為奈米片系列。

叉片電晶體（Forksheet）是一種先進的電晶體架構，是奈米片電晶體（Nanosheet FET）的延伸和發展，主要用於實現更小的電晶體尺寸和更高的整合密度，以滿足未來半導體工藝中對微縮的需求。

叉片電晶體的核心特點是其分叉式的柵極結構。在這種結構中，n型電晶體（nFET）和p型電晶體（pFET）被整合在同一結構中，但由絕緣壁（如氧化物或氮化物）隔開。這種設計允許nFET和pFET之間的間距進一步縮小，從而減少標準單元的面積。

叉片電晶體通常基於奈米片堆疊技術，奈米片作為電晶體的溝道部分，其厚度和寬度可以精確控制，以實現更好的靜電控制和更高的驅動電流。叉片電晶體可以實現垂直堆疊，即多個電晶體層疊在一起。這種堆疊方式進一步提高了電晶體的密度，同時減少了晶片的橫向面積。

由於叉片電晶體的結構允許更緊密的器件佈局，其寄生電容更低，從而提高了器件的效能。相比傳統的FinFET和奈米片電晶體，叉片電晶體需要0.55 NA EUV才能做到，將金屬間距（Metal Pitch）縮小到18奈米。

叉片電晶體被認為是未來1nm及以下技術節點的有力候選架構。它能夠將奈米片電晶體的可微縮性進一步延伸，為半導體工藝的持續發展提供了新的方向。

CFET，埃米時代的主流架構

IMEC的邏輯技術路線圖展示了納米片 (NanoSheet) 時代從N2延伸到A10節點，並採用叉片電晶體(ForkSheet)，之後過渡到A7及更高節點的CFET（互補場效應電晶體）時代。

在半導體工藝節點持續演進的歷程中，從早期平面電晶體到FinFET，再到NanoSheet，每一次變革都推動著晶片效能與密度的提升。

從時間維度來看，依據IMEC路線圖，自2031年A7節點起，CFET技術將逐步從實驗室走向產業化前沿，至2035年左右的A3節點期間將實現CFET的大規模應用。

據瞭解，CFET突破了傳統電晶體架構，將電晶體從單一平面拓展至立體空間。其不再依賴三個奈米片構建，而是透過n-FET和p-FET奈米片相互堆疊，形成高度整合的3D設計。

透過垂直堆疊的巧妙設計，使得在相同電晶體尺寸下，實現了電晶體密度的翻倍，從而實現更強大的功能，並提高功率效率和效能。這種密度提升帶來的直接效益，便是SRAM儲存容量直接翻番，為對記憶體需求極為苛刻的高效能計算、資料中心等領域，提供了更為充裕的儲存資源，有力支撐複雜運算與海量資料處理。

在CFET節點，為進一步挖掘效能潛力，背面供電技術搭配區域性訊號線的創新組合嶄露頭角。傳統晶片中，資料訊號與電源線在電晶體平面線路中交織，串擾問題長期制約效能。而背面供電技術將電源路徑轉移至電晶體背面，N-MOS和P-MOS協同配合，有效減少線路間電磁干擾，確保資料傳輸的高完整性，為高頻、高速訊號傳輸築牢根基，大幅提升晶片運算的穩定性與準確性。

當然CFET面臨的問題還有很多，特別是未來量產過程中，CFET的製造將更加困難。一方面CFET架構比GAA架構的3D結構更高，結構縱橫比的增加將帶來更大的製造挑戰；另一方面，CFET需要非常高的摻雜劑啟用，需要非常低的接觸電阻率，需要為CFET提供特殊的高k/金屬柵極，而且這些都必須在非常高的堆疊結構中完成。

還需要注意的是，N MOS和P MOS晶體管制造工藝存在顯著差異，N型與P型電晶體在矽片製造流程中，對溫度、工藝步驟等條件要求大相徑庭，對工藝控制精度提出了近乎嚴苛的挑戰。眾多科研團隊，如IEEE會議上的眾多研究專案，正全力攻堅這一難題，力求在保證CFET效能與密度優勢的同時，實現高效、穩定的量產。

臺積電也曾表示，CFET架構的重大挑戰可能會導致工藝複雜性和成本增加。為了克服這些挑戰，必須仔細選擇整合方案，以降低工藝複雜性，並最大限度地減少對新材料和工藝能力的要求。

● Hyper NA EUV（0.75 NA），光刻技術突破物理極限

上文提到，CFET的製造並非坦途。

CFET技術透過垂直堆疊N型和P型電晶體，將晶片密度提升至傳統架構的兩倍，但這也對光刻工藝提出了挑戰：

三維結構的層間對準：CFET的多層堆疊結構要求各層圖案的對準精度達到亞奈米級，Hyper NA EUV的高解析度能力可確保不同層間電晶體的精確互連，減少訊號延遲。
高密度佈線的刻蝕需求：CFET節點的金屬互連層間距已逼近10奈米，Hyper NA EUV憑藉其卓越的解析度，可在光刻膠上形成更清晰的電路圖案，配合先進刻蝕技術，實現奈米級佈線的精確轉移。

屆時，為契合CFET超高精度和密度的製造需求，High NA EUV（0.55 NA）光刻技術已難以滿足其對精度的極致追求，Hyper NA EUV（0.75 NA）技術應運而生，成為攻克CFET製造難題的關鍵利器。這一技術突破不僅將光刻精度推向新的極限，更標誌著半導體制造工藝進入“原子級操控”時代。

Hyper NA EUV技術透過將數值孔徑（NA）提升至0.75，使光刻系統能夠實現接近10奈米的特徵尺寸，為CFET的三維堆疊架構提供了必要的加工精度。

ASML正研發0.75NA的Hyper NA EUV系統，目標是在2035年實現0.3nm及以下製程。但技術障礙巨大，例如需要製造具有原子級精度的米級反射鏡，以及需要管理複雜的光學系統。其反射鏡不僅需維持更高精度，還需透過精密鑽孔技術實現光束的複雜調控，這種“在米級鏡片上鑽原子級孔”的工藝挑戰堪稱工程學奇蹟。

ASML技術高階副總裁Jos Benschop曾指出，儘管高數值孔徑和超高數值孔徑技術可能延續摩爾定律，但量子隧穿效應和原子間距等物理極限，可能在本世紀中葉前制約技術進步。

根據IMEC披露的路線圖來看，利用0.3NA的標準型EUV光刻機可以支援到2025年N2節點的量產，再往下就需要透過多重曝光技術來實現，但支援到2027年量產的A14將會是其極限。

0.55NA的High NA EUV光刻機則可以支援到2033年A5的製程節點。再往下就可能必須要採用0.75NA的Hyper NA EUV光刻機，或許可以支援到A2（0.2nm）以下的製程節點，這裡路線圖上打了一個問號，所以不確定Hyper NA EUV光刻機能否支援下去。

2DFET，降維打擊？

即使到了CFET時代，短溝道效應依然會再度使進一步的微縮變得棘手。隨著柵極和溝道長度不斷縮短，需要將半導體溝道做得越來越薄，以限制電流流動的通道，減少器件關斷時載流子洩漏的可能性。若要將CFET器件拓展到A2技術節點，使導電溝道長度降至10nm以下，則矽溝道厚度也必須小於10nm。然而如此薄的矽溝道中，載流子遷移率和器件導通電流會顯著下降。

這正是二維半導體（特別是過渡金屬硫族化合物MX2）所能帶來的機遇。

IMEC路線圖顯示，到2037年，當工藝節點演進至A2，基於單原子層2D材料的2DFET將取代CFET架構，搭配0.75 NA EUV光刻技術，推動晶片密度與效能實現指數級躍升。

2D材料以其原子級厚度展現出獨特優勢：

過渡金屬二元化合物的潛力：二硫化鎢（WS₂）、二碲化鎢（WTe₂）等材料天然形成單分子層晶體結構，其原子級薄的溝道層可將柵極電容提升至傳統矽材料的10倍以上，同時抑制漏電流。適用於邏輯器件和高頻應用。
石墨烯的侷限性：儘管石墨烯擁有優異的導電性，但其零帶隙特性導致無法實現電晶體的開關功能，因此2DFET研發更側重帶隙可調的過渡金屬硫化物/碲化物。

2DFET透過將溝道層壓縮至單原子層，徹底重構電晶體工作原理。相較於CFET的三維堆疊架構，2DFET則代表著半導體制造的“維度降級”創新：CFET依賴垂直堆疊提升密度，而2DFET透過材料維度縮減實現效能突破，其製造流程可簡化30%以上（減少沉積/刻蝕步驟）。

二維溝道材料在極度微縮節點上可帶來顯著效能提升，這點已引起主要晶片廠商和學術界的興趣。他們紛紛加大對二維材料研發的投入，以克服將二維材料引入最先進節點所面臨的障礙。

IMEC預計，到2039年，基於二維材料的第二代2DFET將成為主流。不過，引入二維材料的同時仍附帶一系列挑戰，會增加向A2節點匯入時的成本和整合難度。

IMEC也提到了以下多方面的挑戰與問題：

二維材料的沉積：首先，要如何在晶圓上形成2D材料層是一大挑戰。對於需要高效能器件的應用，主要有兩條路線：

（1）直接在目標襯底上生長2D材料。

直接生長通常需要特定襯底，並且在高溫（約1000℃）下進行。如果需要與工業相容的工藝和材料，則這種生長襯底未必理想，不利於高晶化度，從而降低薄膜效能。不過，直接生長可能具備一致性好、可覆蓋整片晶圓以及與工業流程相容等優點。
（2）在“生長襯底”上先行生長，然後再將該層轉移到目標襯底。

第二種方法是在外部“理想”襯底上生長，得到高效能薄膜後，再將其轉移到目標晶圓。轉移本身溫度可低得多（約300℃），與直接生長相比可避免對目標晶圓過度加熱。然而，轉移增加了流程步驟，也可能影響成本與製程良率。

柵極疊層與介電沉積：第二項挑戰與柵極疊層及介電質沉積相關。有意思的是，促使二維材料能做到超薄的主要原因（即2D原子層之間僅有很弱的範德華力）也使得介電層沉積更加複雜。這些薄層表面幾乎無懸掛鍵，使得傳統在矽上使用極為成熟的沉積方法（原子層沉積ALD）變得困難。
低電阻源/漏接觸：第三大挑戰是形成低電阻的源極/漏極接觸。對矽而言，透過在源漏區與金屬相接觸時生成肖特基勢壘，並透過隧穿注入載流子，從而得到低接觸電阻。常用方法包括對源漏區進行高摻雜，或在其上形成金屬矽化物。然而這些方法在超薄的二維材料層上非常困難。科研人員因此在探索替代方案。
二維材料的摻雜：不僅是為了獲得低電阻接觸，還需要摻雜來調節溝道的閾值電壓（Vth）以及降低寄生電阻。但對2D材料進行傳統離子注入會嚴重破壞其晶格，進而顯著降低其傳輸特性。因為在如此極薄的結構中，即使替換一個晶格原子也會產生遠比三維材料更嚴重的影響。目前仍在探索其他摻雜方式（如靜電摻雜或表面摻雜），但尚無公認的明確解決方案。
p型FET與n型FET：在CMOS技術中，n型和p型FET皆不可或缺。對傳統CMOS來說，矽既可做n型，又能做p型；但尚無發現任何單一2D材料可同時滿足n型與p型器件的最佳效能：例如莫S₂（MoS2）適合做n型，而WSe2最具p型潛力。