三星的 LPDDR5-Ultra-Pro 進一步鞏固了 LPDDR6 領域。

三星在國際固態電路會議 (ISSCC) 上推出了 LPDDR5 規範的又一項擴充套件，將資料傳輸速率提高到 12,700 MT/s (12.7 GT/s)。為了提高速度，三星必須在其 DRAM 晶片中新增四相自校準和 AC 耦合收發器均衡，並將其稱為 LPDDR5-Ultra-Pro DRAM。

三星速度最高的 LPDDR5X 具有 12,700 MT/s 的資料傳輸速率，是一款 16 Gb 記憶體 IC，具有行業標準電壓 1.05V，採用該公司第五代 10nm 級 DRAM 製造工藝製造。考慮到三星在 2023 年宣佈推出 24 Gb LPDDR5X IC，然後在 2024 年推出 32Gb LPDDR5X IC， 16 Gb 裝置容量在移動裝置方面可能並不太令人印象深刻。但是，對於不需要最高記憶體密度的應用程式來說，16 Gb 可能是一個相當不錯的容量。這也許就是為什麼三星的 ISSCC 論文提到 AI、AR、VR 和伺服器應用，而該公司的簡報中提到針對 PC 和伺服器（嗯，邊緣伺服器）的 LPCAMM2 模組。

LPDDR5 規範於 2019 年推出，計劃將資料傳輸速率提高到 6,400 MT/s。2021 年，JEDEC 釋出了該規範的擴充套件版本（稱為 LPDDR5X），將速度提高到 8,533 MT/s。但這對至少一些 LPDDR5X 使用者來說還不夠，因此美光、三星和 SK 海力士在 2023 年將 LPDDR5X 的資料傳輸速率進一步提高到 9,600 MT/s，然後三星在 2024 年將資料傳輸速率提高到 10,700 MT/s（尚未出貨）。現在，三星又邁出了一步，推出了資料傳輸率為 12,700 MT/s 的 LPDDR5-Ultra-Pro 記憶體。

要實現如此極高的資料傳輸速率，三星必須實現四相自校準環路和交流耦合收發器均衡。這兩項功能未在 LPDDR5X 規範中定義，是供應商特定的電路級設計技術，用於滿足或超越官方 JEDEC LPDDR5X 資料速率和功率要求。

四相自校準環路 是一種基於電路的解決方案，可確保四個內部時鐘相位（0°、90°、180° 和 270°）在高速記憶體介面中保持正確對齊。在 LPDDR5X DRAM 中，時鐘訊號被分割和分配以建立這四個相位，從而以多 GT/s 的速度驅動資料傳輸。這些相位之間即使有輕微的不匹配（稱為相位偏差）也會影響時序裕度並降低效能。校準環路測量每對相位（例如 0° 與 180°、90° 與 270°）並自動補償任何偏移。

三星的四相自校準環路實現採用兩個校準步驟：翻轉和取消翻轉。透過翻轉饋入被測電路的訊號（例如交換 0° 和 180°）並將結果與未翻轉的測量值進行比較，校準邏輯可隔離並糾正真正的時鐘相位錯位。然後應用最終校準程式碼來根據需要移動或調整每個相位，以保持晶片內部乾淨、均勻分佈的時鐘邊沿。

在高速資料傳輸速率下，訊號容易在通道中衰減和產生符號間干擾 (ISI)。交流耦合收發器均衡解決了高速 DRAM 元件中的訊號問題：從高層次上講，它可以增強時鐘訊號、均衡接收器並預強調發射器。

三星的實現涉及三個互補模組：時鐘緩衝器中的交流耦合增強器 (ACCB)、接收側的交流耦合均衡器 (ACCE) 和傳送側的交流耦合預加重 (ACCP)。每個模組都在路徑的各個點應用額外的高頻增益，確保衰減的時鐘邊緣得到恢復並保持時序完整性。據三星稱，淨效果是資料傳輸和接收更加穩定，速度超過每針 10,000 MT/s。

根據三星自己的測量結果，在最高速率 12,700 MT/s 下，三星的 LPDDR5-Ultra-Pro DRAM 記憶體晶片在 1.05 伏電壓下可靠執行。根據三星進行的測量，即使在 10,700 MT/s 下，它也能在 0.9 伏以上保持穩定。峰值速度下的讀取和寫入裕度分別為 0.71 和 0.68 個單位間隔，表明訊號完整性強。這些值證實了三星校準和均衡技術的有效性。

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